少司命@-CSDN博客

原创 2016年E题脉冲信号参数测量仪思路

本文探讨了信号测量系统的硬件与FPGA实现方案。硬件部分采用降压模块和迟滞比较器处理信号幅度与上升时间转换；FPGA实现频率、脉冲宽度等参数的精确测量，并生成1MHz脉冲信号。系统面临的主要挑战是ns级上升时间测量，通过AGC和双比较器方案将误差控制在20ns内。信号发生器设计中，3.3V转5V的幅度提升导致过冲问题尚未完全解决。整体方案在频率、占空比等指标上满足要求，展现了混合信号处理系统的设计思路与实现难点。

2025-07-25 11:33:37 148

原创位同步时钟提取电路思路（电赛2016年F题）

本文设计了一个伪随机信号发生与频率测量系统。硬件部分采用STM32单片机生成m序列，通过二阶滤波和衰减形成0.1V信号，使用迟滞比较器恢复方波；FPGA部分通过50MHz系统时钟进行信号延迟异或处理，提取脉冲间隔计算频率；MCU负责频率显示和时钟还原。系统优化解决了比较器失真（改用LM393）和频率误差（提升时钟精度）问题。实验表明，该方法有效实现了200-240kHz范围内的位同步时钟提取，体现了从理论到实践的完整设计过程，证明了看似复杂的问题可通过模块化分析解决。

2025-07-09 18:39:14 846

原创迟滞电压比较器的设计

本文探讨了单门限电压比较器的局限性及迟滞电压比较器的优势。单门限比较器在存在噪声干扰时容易频繁切换，而迟滞比较器通过设置高低两个阈值(UTH+和UTH-)提高了稳定性。文中以反向迟滞比较器为例，详细推导了其阈值计算公式(UTH+≈2.6V，UTH-≈1.6V)，并通过Multisim仿真验证了理论值(实测UTH+=2.671V，UTH-=1.011V)，误差在可接受范围。最后指出实际应用中的注意事项：必须使用上拉电阻(R3)，阻值宜在1kΩ-10kΩ之间；若输出持续为高电平，需检查输入信号幅度是否达到UTH

2025-07-08 20:58:41 453

原创信号分离装置感悟（23年国赛题）

基于STM32F407和FPGA的信号分离系统，采用1MHz采样率采集2048点进行FFT运算，结合汉宁窗优化频谱分析。系统成功分离50kHz/100kHz正弦波、间隔10kHz正弦波及5kHz正弦/三角波。针对三角波谐波特性，创新引入分段检测和消抖算法，识别精度达96%以上。通过相位累加器查表法解决信号漂移，误差控制在0.0几Hz。优化算法包括抛物线插值频率修正和启发式波形识别。系统在20秒内完成分离，相位测量误差小于5%，工程实用价值高。

2025-07-07 21:10:57 1168

原创 STM32F407的CMSIS-DSP库移植

本文介绍了CMSIS-DSP库的移植过程：1)获取5.7版本DSP库；2)在工程目录创建CMSIS-DSP文件夹并放置必要文件；3)Keil配置包括添加宏定义和包含路径；4)创建文件组并添加库文件；5)解决编译冲突问题。移植过程中需注意文件路径管理和头文件冲突解决方案，通过调整包含路径顺序可以解决常见的编译报错问题。该指南为开发者提供了CMSIS-DSP库移植的完整流程和常见问题解决方法。

2025-05-29 23:08:17 637 3