- 博客(2)
- 收藏
- 关注
RSS订阅原创 【systemverilog】学习笔记--断言篇
【systemverilog】学习笔记--断言篇断言1：判断信号值 断言1：判断信号值 CHECK_VALUE : assert property ( @(posedge clk) disable iff(!rst_n) \\屏蔽复位前的不定态 (a !== 1'bx) ) else $fatal ("ERROR : detected a X value !! \n"); ...
2021-03-23 11:43:42
909
原创 【verilog】verilog实现RAM
一种实现RAM的最简单方式，vivado中综合为ram而非寄存器组： (* ram_style="block" *)reg [7:0] mem [0:15] ; always@(posedge sys_clk) begin mem[addr] <= din ; end always@(posedge sys_clk or posedge rst) begin if(rst) dout <= 8'd0 ; else begin dout <= mem[addr]
2020-11-16 23:23:00
5444
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人