jingjiankai5228的博客

为了方便后端数据分流，可以通过缓存FIFO进行数据分流处理，示意图如下图所示，从FIFO_in0进入的数据最终输出到FIFO_out0通道。实际工程项目中可能只挂载了一组DDR，但是用户数据可能有很多种，用户通过给每种数据划分特定地址进行存储，如何实现灵活管理成为设计的关键。程序设计过程中，为了随意裁剪通道数，尽量采用generate例化方式。测试过程通过产生一个递增数，然后输出添加对应的校验模块。通过统计错误数据个数，监测内部数据有无读写错误。通过parameter决定实际使用的通道数。

AXI-HBM是一个集成的IP核，该核提供高达16个AXI3从PORT的HBM接口，每个使用他自己的独立的时钟。-灵活的存储器地址mapping from HBM线性地址。-由于写操作中的数据奇偶错误，内存访问重试的可选奇偶校验。-配置2个stack,可访问高达64GB地址数据存储。-在用户逻辑和HBM之间的数据路径中提供校验数据保护。-所有的AXI 端口接口，统一的存储器接口模型。-VIVADO通过可选的用户接口生成初始化。-用户端口允许状态及动态配置改变的监控。-16个独立的256bit存储器接口。

xilinx mig的DDR4控制器相对以前的DDR3已经不同了，不能再一个MIG核里同时例化多个控制器，如果需要多组控制，需要例化多次，如果是官方的开发板，可以直接选用板级信息作为实际的物理引脚这样的话，就无需手动添加物理约束，直接用IP核自带的约束就OK。例如我这里用了两组DDR4：注意名字（IP是分别生成的）是不一样的...

之前写过一个DDR4的配置博客https://blog.csdn.net/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图最终可以通过FIFO进行分流数据，程序框架如下入所示：值得注意的就是，DDR读出数据是存在延迟的，为了

**前言**Xilinx提供了这样的IP核，名为MIG（Memory Interface Generator），它可以为提供DDR3、DDR4等多种存储器提供接口。本次DDR4读写采用的就是这个IP核，不过7系的FPGA与UltraScale系的FPGA所所对应的MIG IP核在客制化上有所区别，本文暂且只讨论UltraScale+系列FPGA所对应的MIG IP核，并且只针对DDR4的使用。...