基于FPGA的数字钟设计

摘 要

本实验报告讲述数字钟的设计和实现过程，主要通过软件Quartus Prime、Verilog HDL硬件描述语言和DE1-SOC开发板来完成。设计的主要目的是熟悉这些工具的使用，提升电子设计中故障分析与排除的能力，并锻炼书写课程设计报告的技巧。数字钟的基本功能包括时、分、秒的计时显示，附加功能有显示日期、校时校分、整点报时以及闹钟设置。系统总体设计涉及振荡器、分频器、计数器、译码器和显示器等模块。实训中完成了分频器、24进制和60进制计数器的设计，并预留了扩展其他功能的模块设计空间。最后，文章概述了设计的顶层设计、引脚绑定与下载调试步骤。

目  录

摘 要

1.实训目的与要求

1.1 实训目的

1.2 实训要求

2.总体方案设计

3.模块电路设计

3.1分频器设计

3.2 24进制计数器 </