Verilog HDL学习

翻译自：https://hdlbits.01xz.net

Designing a circuit requires several steps: Writing HDL (Verilog) code, compiling the code to produce a circuit, then simulating the circuit and fixing bugs.

设计电路的步骤：

1. 写HDL（Verilog）代码；
2. 编译代码生成一个电路；
   1. Altera Quartus
   2. 逻辑综合，Logic Synthesis
3. 模拟电路 Simulation；
   1. ModelSim
4. 修复bug；

Basic

线网（wire）: 一输入和一输出的模块（module）

Verilog 内的线网（wire）和其他信号是 有方向的（directional），信息流仅有一个方向，从源到汇（from source to the sinks），source 也经常被称作 driver：驱动一个值到一个wire上。连接组件

模块的端口也有方向（通常为输入和输出），输入端口由模块外部的一些东西驱动，而输出端口驱动外部的一些东西。从模块内部的角度来看，输入端口是一