24届数字IC验证——SV+UVM基础知识汇总（八）

最新推荐文章于 2025-05-12 02:30:10 发布
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分类专栏： 24届数字IC秋招笔面真题 文章标签： ic 数字ic 学习 UVM SV
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本文链接：https://blog.csdn.net/qq_42135020/article/details/137770370
本文汇总了数字IC验证中UVM和SystemVerilog的基础知识，包括验证流程、常见问题及解决办法。内容涵盖验证计划制定、环境搭建、VCS命令、task与function的区别、initial与always的差异、ref与inout的用法，以及UVM宏定义和包导入的解释。通过这些知识点的学习，有助于理解IC验证的关键点。

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文章目录

前言

汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的

46、介绍你做验证的流程（常问）

首先是阅读spec，了解模块功能，根据spec提取出验证功能点，指定验证计划，包括使用的验证方法，功能点等；第三是搭建验证环境，第四是先写个简单的case把环境跑通，再根据功能点去写不同的case；第五收集覆盖率，包括代码、功能覆盖率等；然后进行回归测试，最后是对结果进行分析和总结。

47、验证时遇到的难点和重点

时序的实现，实现高的覆盖率

48、发现过哪些问题，如何发现的

sequence发送完成之后没加set_drain_time，预留一定时间发送完毕的数据（5us）
run_phase和main_phase不能混用
编译头文件的顺序必须顺序写，否则汇报语法错误

49、如何学习UVM（问的最多的问题）

先看SV的语法，后看《UVM实战》这本书

50、举例VCS的基本命令

vcs、./simv、vlogan、urg、dve、其他很多是编译选项

51、task和function的区别

verilog中的task和function不能够使用return语句返回返回值并结束t

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24届数字IC验证——SV+UVM基础知识汇总（一）
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04-16 2267
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的分别构建不同抽象级的transaction，来实现复杂的激励。（以前是单一层次的sequence，对激励复用、上层复用不塌友好）不同层级之间的sequence没有继承关系，相互之间进行转换低层次的sequence从高层次的sequencer中获取高层次的sequence，并将其转换为低层次的sequence，再通过低层次的sequencer发送出去如何连接：低层次的sequencer包含高层次sequencer的句柄。
24届数字IC验证——SV+UVM基础知识汇总（二）
qq_42135020的博客
04-16 1070
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搭建Linux下UVM+VCS基本平台指南：打造高效的硬件验证环境 去发现同类优质开源项目:https://gitcode.com/ 项目介绍 在现代硬件开发流程中，验证是确保设计正确性的关键环节。UVM（Universal Verification Methodology）与VCS（Verilog Compiled Simulator）的组合提供了一个强大的硬件验证解决方案。本项目旨在提供一个详...
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12-23 3391
在某宝上花了几十块，买了个虚拟机（已经安装好VCS+verdi）。直接用UVM实战中，现成的uvm代码跑了下。直接复制UVM实战的源码，也可以自己对着源码敲。将dut代码，agent代码，env代码以及reference model代码，直接进行文件分类，用package包起来了。最后，直接运行代码即可。
24届数字IC验证——SV+UVM基础知识汇总（五）
qq_42135020的博客
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24届数字IC验证——SV+UVM基础知识汇总（三）
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汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的9个phase，根据是否消耗仿真时间（$time）分为task phase和function phase，其中run_phase为task phase，又分为12个小phase，reset、configure、main、shutdown，它们12个和run_phase并行运行。build和final是自上至下运行的，其他的是自下至上运行。整体来说是自上至下的。reset：复位、初始化操作等configure：进行DUT的配置。
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