Cadence公司的数字IC设计工具：综合工具（Genus）——（2）

目录

一、Reducing runtime using super-threading

1、overview

二、Retiming

1、overview

1.1 Retiming for timing

1.2 Retiming for Area

 2、Retiming using the automatic top-down retiming flow

3、manual retiming (block-level retiming)

三、 Genus Datapath synthesis

1、overview

2、analytical optimization

3、sharing transformations

4、speculation transformation

5、carry-save adder transformations

6、architecture selection

四、 Interface to Conformal

五、Mapping to Multibit Cells

1、overview

2、相关命令

六、Verifying Constraints

1、overview

2、generating Pre-Synthesis Timing Reports

七、Timing Analysis

1、overview

2、generating Post-Synthesis Timing Reports

上一篇文章介绍了使用Genus进行逻辑综合的简单流程，具体见：Cadence公司的数字IC设计工具：综合工具（Genus）——（1）_qq_42922513的博客-CSDN博客https://blog.csdn.net/qq_42922513/article/details/131410678?csdn_share_tail=%7B%22type%22%3A%22blog%22%2C%22rType%22%3A%22article%22%2C%22rId%22%3A%22131410678%22%2C%22source%22%3A%22qq_42922513%22%7D本文补充介绍Genus的综合行为和其他重要功能。

本文内容适用于genus -legacy_ui用户接口。

一、Reducing runtime using super-threading

1、overview

Genus有一个大规模并行架构，允许在同一台机器上或网络上的不同机器上并行综合(多线程、超线程和分布式处理)。可以指定在多台机器(M)上分配作业，也可以在每台机器上使用多个cpu (N)。

二、Retiming

1、overview

重定时是一种在不改变输入输出延迟的情况下，通过重新定位寄存器以减少周期时间或面积来改善时序电路性能的技术。这种技术通常用于datapath设计。Pipelining是重定时的一个子集，其中在设计中添加了足够的寄存器阶段。重定时操作将时序原件分配到适当的位置以满足性能要求。因此，重定时允许在synthesis期间改进设计的性能，而不必重新设计RTL。重定时不会改变或优化现有的组合逻辑。

1.1 Retiming for timing

改善时钟周期或定时timing slack是重定时最常见的用途。

1.2 Retiming for Area

重新计时不会优化组合逻辑，因此组合区域保持不变。当对area进行retiming时，Genus移动寄存器以最小化寄存器计数而不恶化设计中的关键路径。

 2、Retiming using the automatic top-down retiming flow

 在自顶向下(隐式)retiming流程中，Genus对那些用retime属性标记的块进行retiming。在这个流程中，retiming的重点是最小化延迟。要重新调整设计以最小化面积，必须使用手动重新计时流程（manual retiming flow）。

#前面已完成elaborate

#retime submodule
set_attribute retime true /designs/Top/subdesigns/A
set_attribute retime true /designs/Top/subdesigns/B/subdesigns/D
#reti