qq_51178391的博客

PLL是一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位。quartus提供了锁相环PLL的IP核，对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。...

DDS是我接触的第一个FPGA的项目首先拿到这个题目，就给予简单的感觉，当时在做简易幅频特性检测仪使用过DDS，不过那是使用的AD9854模块，历程啥的淘宝有，但由于实验室买的年代久远，我还是自己敲的驱动，不过大多是根据各大同伴敲得的。我用的FPGA是DE2-115的。通过定义的时钟，复位键，dac_data,dac_clkinput wire sys_clk;input wire sys_rst_n;input wire key_add;input wire key_sub;input w

据结构图写的DDS.Vmodule DDS( clk, reset_n, Fword, Pword, DA_Data); input clk; input reset_n; input [31:0]Fword; input [11:0]Pword ; output [7:0]DA_Data; reg [31:0]r_Fword; reg [10:0]r_Pword; reg [31:0]Fcnt; wire [7:0]rom_address; alw

DDSDDS即数字合成器，是一种新型的频率合成技术，具有相对带宽大，频率转换时间短、分辨率高和相位连续性好等优点。较容易实现频率、相位以及幅度的数控调制，广泛应用于通信领域。