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原创 时序电路——DFF再理解
之前对DFF的理解有些模糊，直到有次在实践中遇到了一些问题，含糊其词的也不能解决问题，于是乎就把DFF理解透彻透彻，毕竟这可是时序电路的基本概念。
2021-05-15 07:30:13
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原创 MicroPython_ESP8266_IoT——第四回 初入联网（接入了贝壳物联）
本来计划先把所有的硬件介绍完，再介绍如何介入贝壳物联的。但是那样就比较枯燥，还是先尝试接入贝壳物联，来增加ESP8266模块的可玩性。
2020-12-20 15:28:21
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原创 Xilinx LVDS Output——原语调用
根据上一篇[Xilinx LVDS Output——OSERDESE2](https://blog.csdn.net/sinat_31206523/article/details/107325880)说的内容，先例化出`OSEREDSE2`模块；
2020-07-14 20:01:24
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原创 翻译_Clock Domain Crossing Design
在多时钟设计中，需要在时钟域交叉（Clock Domain Crossing，CDC）边界处仔细构造重要的设计考虑因素。本文详细介绍了一些最新的策略和众所周知的最佳方法，以解决跨CDC边界传递一个或多个信号的问题。文中包括了与CDC验证相关的技术，以及一个有趣的2深FIFO设计，用于在时钟域之间传递多个控制信号。尽管本文描述的设计方法通常可以使用任何硬件描述语言（HDL）实现，但示例使用的是高效的SystemVerilog技术。跨时钟域（CDC）错误可能导致严重的设计故障。
2024-08-28 21:57:12
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原创 SDF 3.0 概述
标准延迟格式 (Standard Delay Format, SDF) 是一种用于集成电路设计中时序数据交换的文件格式。SDF 3.0 版本相较于 SDF 2.1 版本有许多重要的改进和变化，这些改动旨在提高时序分析的准确性和文件的可读性。
2024-08-28 21:49:05
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原创 翻译_怎样优化面积和时序_2
这篇文章《Have Your Cake And Eat It Too: How To Optimize For Area AND Timing》由Robert B. Wiegand撰写，主要探讨了在集成电路设计中如何同时实现面积优化和时序收敛的目标。
2024-08-19 22:21:11
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原创 翻译_怎样优化面积和时序_1
这篇文章《Have Your Cake And Eat It Too: How To Optimize For Area AND Timing》由Robert B. Wiegand撰写，主要探讨了在集成电路设计中如何同时实现面积优化和时序收敛的目标。
2024-08-19 22:17:08
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原创 开源硬件初识——Orange Pi AIpro（8T）
大抵是因为缘，妙不可言地就有了这么一块儿新一代AI开发板，乐于接触新鲜玩意儿的小火苗噌一下就燃了起来。还没等拿到硬件，就已经开始在上查阅起资料，急切的等待着。
2024-05-31 22:01:38
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原创 特斯拉Model Y 标准续航实测
2021年9月29号提车，经过两个月的上下班通勤，对Model Y标准续航版本进行实际续航记录。符合个人日常使用习惯，仅供参考。
2021-11-30 00:06:36
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原创 Modelsim中的TCL使用
这篇文章是很久之前学习Modelsim时候找到的一个[文档]，在win平台上使用tcl脚本仿真流程很精简，适合初学入手，在此记录。
2021-08-09 23:42:27
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原创 Modelsim原理图窗口——Schematic window
原理图窗口提供了设计的实现视图，不通过RTL就可以看到设计的结构，连接性，层级关系等。
2021-07-27 21:54:03
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原创 Matlab图像转文本
在图像处理的RTL code仿真中，可能会经常用到图像，写入到`Memory`作为数据源，今天就稍微整理一下，使用Matlab将图像转换为文本，可以是二进制或者16进制的方式。
2021-07-13 22:01:14
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原创 CRC冗余校验码简介
在数据通信中，接收端通常需要检测传输过程中是否发生差错，常用的方法包括：奇偶校验（Parity Check）、校验和（Check Sum）和CRC（Cyclic Redundancy Check）等。
2021-06-30 21:48:39
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原创 Modelsim设置默认窗口排版
本人使用Modelsim的大多数情况，是从Vivado或Quartus II软件中联合调用的。如果使用默认的窗口排版，整个窗口显示会比较凌乱，轻微强迫症的我每次打开，可能首要的就是把常用的`Project`, `Transcript`, `Wave` 窗口先进行布局，看着舒服了，再进行仿真。
2021-06-14 10:34:44
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原创 触发器的动态特性
触发器的动态特性反映其对输入逻辑信号和时钟之间的时间要求，以及输出对时钟信号响应的延迟时间。下面以前述上升沿触发的D触发器为例进行说明。
2021-05-16 16:18:20
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原创 Xilinx BUFGMUX使用注意事项
最近使用Xilinx FPGA的时候，需要用到一个外部时钟和一个`PLL`产生的时钟，可以通过外部`SWICH`进行时钟的切换,觉得这种方式可以通过原语例化完成。
2021-05-09 17:59:21
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原创 Adobe Arcobat Reader设置记忆单页滚动
从首选项里面设置之后，每次使用就不需要再从上方工具栏调整了，也不用担心工具栏默认打开了。
2021-04-25 23:45:56
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原创 Verilog 语法小结
Verilog 语法小结下面的内容是常用的Verilog语法小结。数据类型语法小结wire型数据通常用assign关键字进行赋值。wire只能被assign连续赋值，reg只能在initial和always中赋值。input端口只能定义成wire型。如果端口没有声明，则默认是wire线网型，且输入端口只能是wire线网型。reg是寄存器数据类型的关键字。寄存器是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值，相当于改变触发器存储的值。reg型常用来表示always模块内的指定信号，代表触发
2021-04-13 21:20:21
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原创 Verilog-1995，2001，2005差异
下图是`Verilog`各个阶段的关键字列表。通过这个列表，应当体会到为什么添加这些额外的关键字，以及背后隐藏的出发点。
2021-04-08 21:41:22
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原创 学会用Git——使用gitignore管理文件同步与否
在官方的`Git`手册中找到了`gitignore`的相关介绍，[这里是连接](https://git-scm.com/docs/gitignore)。文中内容介绍的非常详细，这里摘录一部分作为参考。
2021-04-01 23:07:25
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原创 史上最全Modelsim键盘快捷键和鼠标操作——官网文档翻译
使用Modelsim查看波形，大多数的操作是键盘和鼠标配合，通过熟悉快捷键操作可以帮助提操作效率。
2021-03-20 11:34:01
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原创 Verilog状态机转换条件要在一个时钟域
Verilog状态机设计时候，状态转换条件务必在一个时钟域，可以通过**两级D触发器**的形式进行跨时钟与的转换。
2021-03-18 21:47:11
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原创 pyinstaller 报错NotADirectoryError：[WinError 267]目录无效
最近使用`pyinstaller`打包脚本为windows应用程序，打包期间未报错；双击执行可执行文件的时候出现如下报错：
2021-03-17 20:48:58
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原创 vivado联合modelsim仿真——脚本操作编译，仿真及保存波形
本文内容均来自个人使用经验，希望可以帮助大家通过脚本节省相关操作的时间，记录在此做分享交流。
2021-01-31 15:43:43
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原创 vivado联合modelsim报错：vsim-19 Failed to access library ‘unisims_ver‘ at ‘unisims_ver‘
又遇到新的联合仿真报错啦！
2021-01-31 12:06:59
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VESA Display Stream Compression (DSC) 1.2a版本的勘误表（Errata E1）
2024-08-23
VESA DSC Source Device Guidelines r1.0.pdf
2024-08-23
SDF (Standard Delay Format Specification) Version 2.1
2024-08-23
Altera Phase-Locked Loop (Altera PLL) IP Core User Guide
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2020-03-12
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