夏宇闻《Verilog数字系统设计教程》电子版基础篇

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简介：夏宇闻编著的《Verilog数字系统设计教程》是学习Verilog HDL的权威教材，适合数字系统设计学习者和工程师。电子版part1涵盖基础理论和实践应用，提供入门级学习资料。Verilog HDL是一种强大的硬件描述语言，用于数字电路设计和验证，允许设计师从高层次到低层次描述电子系统。教程介绍了Verilog的基本语法和概念，如数据类型、运算符、结构体、模块定义、任务和函数等，以及过程语句的使用，包括always块的描述时序逻辑。实例和练习帮助理解Verilog设计技巧，包含组合和时序逻辑电路设计示例。压缩包文件列表暗示了电子版的组成部分，需要按顺序合并解压。

1. Verilog HDL简介与应用

1.1 Verilog的历史和发展

Verilog作为一种硬件描述语言（HDL），其发展历程始于1984年，最初由Gateway Design Automation公司开发，旨在模拟电子电路。它的设计初衷是提供一种语言，可以用于电子系统的建模、仿真和实现。Verilog因其易用性和强大的表达能力，迅速成为了业界标准，被广泛应用于数字逻辑设计和验证领域。时至今日，Verilog仍然是数字设计工程师的重要工具，尤其是在FPGA和ASIC设计中，扮演着不可或缺的角色。

1.2 Verilog在数字设计中的地位

随着半导体工艺的进步和复杂度的增加，设计团队越来越依赖于像Verilog这样的硬件描述语言来进行高效、准确的设计。与传统的绘制电路图方法相比，使用Verilog进行设计具有以下优势： - 可重用性 ：模块化设计使得设计元素可以重用，减少了设计时间。 - 可移植性 ：代码可以在不同的硬件上运行，不需要大幅度改动。 - 仿真能力 ：可以在芯片制造前对设计进行详尽的仿真测试。

Verilog作为数字逻辑设计的基石，不仅支撑着工程师完成设计工作，而且对于初学者来说，它也是掌握数字系统设计的重要起点。

2. Verilog基础语法和概念

2.1 Verilog的基本语法元素

2.1.1 模块与端口的定义

在Verilog中，所有的设计都是通过模块来组织的。一个模块相当于一个黑盒子，它可以包含输入端口、输出端口以及其他内部信号。

module myModule(input wire [3:0] A, B, // 4-bit input ports A and B
                output wire [3:0] Sum); // 4-bit output port Sum

// Module body goes here

endmodule

在上述代码中， myModule 是一个模块的名称， input wire [3:0] 和 output wire [3:0] 定义了模块的端口及其数据宽度。模块的端口列表指定了模块与外部世界交互的接口。

每个模块都应该有一个开始和结束的语句，即 module 和 endmodule 关键字。模块内部可以包含各种不同的结构，如参数定义、内部信号声明、逻辑实现等。

2.1.2 信号赋值与描述方式

Verilog支持不同的信号赋值方式来描述硬件行为：

• 连续赋值：使用 assign 语句，适用于组合逻辑。
• 过程赋值：
• 阻塞赋值：使用 = ，适用于描述时序逻辑。
• 非阻塞赋值：使用 <= ，也适用于描述时序逻辑。

例如：

assign Sum = A + B; // 连续赋值，组合逻辑

always @(posedge clk) begin
  Q <= D; // 非阻塞赋值，描述时序逻辑
end

always @* begin
  if (condition) begin
    Q = A; // 阻塞赋值
  end
end

连续赋值使用 assign 语句，它在Verilog中是一种组合逻辑的实现方式。过程赋值则在 always 块中使用，描述的逻辑随着敏感列表的信号变化而触发。阻塞与非阻塞赋值在时序电路中有着不同的行为和应用场景，将在后续章节详细介绍。

2.2 Verilog的关键概念

2.2.1 仿真与时序的概念

仿真（Simulation）是Verilog设计验证的主要手段。它允许工程师在没有实际硬件的情况下，验证设计的功能正确性。在仿真环境中，可以对设计进行“测试平台”（testbench）的编写，使用激励信号来模拟实际的操作场景。

时序（Timing）是指信号从一个状态跳变到另一个状态所需的时间。在数字电路设计中，时序分析确保信号能在预定的时间内稳定到达，并且满足时序要求，如建立时间（setup time）和保持时间（hold time）。时序分析是确保设计在实际硬件中能够稳定工作的重要环节。

2.2.2 设计的层次与模块化

Verilog支持多层次的设计抽象，从最基本的逻辑门级别到复杂的系统级设计。模块化允许设计者将复杂的设计分解为多个子模块，每个模块实现特定的功能，并通过接口连接。模块化设计有助于设计的可管理性、可重用性和可测试性。

在设计过程中，工程师可以创建自顶向下的层次结构。在顶层模块中，将各个子模块实例化，并连接各个端口。每个子模块可以进一步细分，直至达到基础逻辑门级别。这种分层的设计方法可以使得复杂的系统设计变得容易管理和维护。

在模块化设计中，端口的定义、模块的接口设计变得至关重要。正确的端口类型和信号宽度的选择可以避免很多潜在的设计错误。同时，合理的设计分割和接口定义，也便于后续的设计修改和功能扩展。

下一章节将继续探讨数据类型和运算符在Verilog中的使用，以便进一步深入理解Verilog的设计和实现细节。

3. 数据类型和运算符使用

3.1 Verilog的数据类型

Verilog HDL支持多种数据类型，可用来表示不同的硬件组件和行为。基本数据类型和向量数据类型是Verilog设计中的基石。

3.1.1 基本数据类型

在Verilog中，基本数据类型主要是 reg 和 wire 。 reg 类型常用于保存值，特别是赋值语句的左侧，它可以在 always 块中被赋值。 wire 类型用于连接模块的输出和输入，通常在组合逻辑中被赋值。

reg a;          // 单一bit的寄存器变量
wire b;         // 单一bit的线网变量

reg [3:0] c;    // 4-bit的寄存器向量
wire [7:0] d;   // 8-bit的线网向量

每个基本类型还有其特定的用法和约束。理解这些类型对于写出高效和正确的Verilog代码至关重要。

3.1.2 向量数据类型及其应用

向量数据类型是Verilog中使用非常广泛的一种类型，它能够表示多位的信号。通常由一个下标范围来定义，例如 [31:0] 表示一个32位宽的向量。

reg [3:0] vec; // 4-bit的向量，可用于表示4位的二进制数
wire [7:0] bus; // 8-bit的向量，通常用作数据总线

向量数据类型可用于模拟硬件中的寄存器、总线和其他信号线。在复杂的电路设计中，向量数据类型是非常关键的，它不仅能够节省空间，还可以提高代码的可读性。

3.2 Verilog的运算符

Verilog提供了一系列的运算符，用于在代码中执行各种操作。这些运算符可以分为算术运算符、逻辑运算符、位运算符、移位运算符等。

3.2.1 算术运算符和逻辑运算符

算术运算符包括加法( + ), 减法( - ), 乘法( * ), 除法( / )和取模( % )。逻辑运算符则包括与( && ), 或( || ), 和非( ! )。算术运算符用于执行数值运算，而逻辑运算符用于处理布尔值。

wire [3:0] a, b;
wire [3:0] sum;
wire valid;

assign sum = a + b;       // 算术加法运算
assign valid = (a > b) && (b != 4'b0000); // 逻辑运算，比较和非零检查

在使用算术运算符时，需要注意数值溢出的问题。在进行比较或逻辑运算时，结果会被隐式地转换为单比特的逻辑值。

3.2.2 位运算符与移位运算符

位运算符包括位与( & ), 位或( | ), 位异或( ^ ), 和位非( ~ )。这些运算符允许在位级别上进行操作，是数字电路设计的基础。

wire [3:0] a, b, result;

assign result = a & b;    // 位与运算
assign result = a | b;    // 位或运算
assign result = a ^ b;    // 位异或运算

移位运算符包括左移( << )和右移( >> )，以及算术右移( >>> )。位移运算符在处理二进制数据时非常有用。

wire [7:0] shift;

assign shift = a << 2;    // 左移2位
assign shift = b >> 1;    // 右移1位

移位运算可以用于数据格式的转换、数据压缩等场景，特别是在处理图像和视频数据时。

3.2.3 运算符的优先级和应用实例

Verilog中运算符的优先级如下：括号、一元运算符、乘除模运算、加减位运算、移位运算、关系运算、等性运算、逻辑与、逻辑或、条件运算。优先级可以使用括号来覆盖。

wire [3:0] a, b, c;
wire [7:0] result;

assign result = a + b * c; // b*c先执行，然后与a相加
assign result = a + (b * c); // 使用括号改变优先级，现在是a+(b*c)

了解运算符优先级有助于编写简洁和正确的代码。避免在多层嵌套运算时出错，提高代码的可读性和可维护性。

4. 模块定义和结构体

4.1 模块的定义与实例化

模块是Verilog设计的基本构建块，用于定义电子电路的不同部分。每个模块都通过 module 和 endmodule 关键字定义，并具有自己的端口列表以实现与外界的连接。

4.1.1 模块声明与端口列表

在模块声明中，定义了模块的名称和端口列表。端口列表声明了模块可以接收和发送信号的接口。例如，一个带有两个输入和一个输出的简单加法器模块可以这样定义：

module adder (
    input wire a,      // 输入端口a
    input wire b,      // 输入端口b
    output wire sum    // 输出端口sum
);
    // 模块内部逻辑
    assign sum = a + b; // 连续赋值语句实现加法逻辑
endmodule

4.1.2 模块的实例化与连接

模块实例化是指创建一个模块的实例，并将其端口连接到其他模块或信号。模块实例化语法类似于编程语言中的函数调用。例如，要实例化上面定义的 adder 模块，可以这样做：

adder add_instance (
    .a(a_input),       // 将输入信号a_input连接到实例的a端口
    .b(b_input),       // 将输入信号b_input连接到实例的b端口
    .sum(sum_output)   // 将实例的sum端口连接到输出信号sum_output
);

表格：模块实例化参数

| 参数 | 描述 | |------|------| | 实例名称 | 实例化的模块名称，创建模块的特定副本 | | 端口名称 | 模块定义中的端口名称 | | 连接信号 | 实际连接到端口的信号或其它模块的端口 |

4.2 结构体的设计与应用

Verilog提供了三种主要的结构体设计方式：原始门级结构体、数据流结构体和行为级结构体。每种结构体都针对不同设计阶段的需求提供了灵活性。

4.2.1 原始门级结构体

原始门级结构体直接使用逻辑门的基本实例来构建电路，适用于硬件描述的较低层次。在门级结构体中，模块由基本的逻辑门（如and, or, not等）构建而成。

module my_gate_level_module (
    input wire a,
    input wire b,
    output wire c
);
    and g1(my_and_output, a, b);      // and门实例
    not g2(my_not_output, my_and_output); // not门实例
    or g3(c, my_and_output, my_not_output); // or门实例
endmodule

4.2.2 数据流结构体

数据流结构体使用连续赋值语句来描述信号之间的关系，适用于中等复杂度的设计。数据流结构体主要利用 assign 语句来描述组合逻辑。

module my_dataflow_module (
    input wire [3:0] a,
    input wire [3:0] b,
    output wire [3:0] sum
);
    assign sum = a + b; // 使用assign语句描述4位加法器
endmodule

4.2.3 行为级结构体

行为级结构体通过过程块（ initial 和 always ）来描述电路行为，是最灵活的设计方式，适用于复杂设计。行为级结构体可以描述时序逻辑和组合逻辑，是多数现代数字电路设计的首选方法。

module my_behavioral_module (
    input wire clk,
    input wire rst_n,
    input wire [3:0] a,
    output reg [3:0] out
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            out <= 4'b0000; // 异步复位
        end else begin
            out <= a + 4'b0001; // 同步逻辑，每时钟上升沿加1
        end
    end
endmodule

Mermaid流程图：行为级结构体流程

graph TD
    clk clk -->|触发| always_block
    rst_n rst_n -->|复位| always_block
    always_block -->|时钟上升沿| if_block
    always_block -->|复位信号| reset_block
    if_block -->|计算| out = a + 1
    reset_block -->|重置| out = 0

在本节中，详细介绍了Verilog模块定义以及结构体设计的不同级别和类型。这些基础知识对于深入理解后续章节中更复杂的设计概念至关重要。通过使用门级、数据流、行为级结构体设计，设计者可以根据项目需求和复杂度选择最合适的结构体类型来实现电路设计。

5. 过程语句和时序逻辑描述

5.1 过程语句的使用

5.1.1 initial 和 always 过程块

在Verilog中，过程语句用于描述随时间变化的行为。其中， initial 块和 always 块是两种主要的结构，它们提供了不同的仿真时间控制。

initial 块只执行一次，通常用于初始化或者测试环境中的一次性设置。它在仿真开始时执行，仅执行一次，因此非常适合用来定义仿真开始时的初始条件或测试信号。例如，初始化一个计数器：

initial begin
  counter = 0; // 将计数器设置为0
  #100;        // 延时100个仿真时间单位
  counter = 1; // 设置计数器为1
end

在上面的代码块中，计数器在仿真开始时立即被设置为0，经过100个时间单位后，它被设置为1。

相比之下， always 块会重复执行，根据其内部触发条件的不同，可以描述各种时序逻辑和组合逻辑。 always 块对于描述在每个时钟周期都要执行的操作非常有用，它能够更好地模拟硬件电路的行为。

always @(posedge clk) begin
  if (reset) begin
    q <= 0; // 同步复位
  end else begin
    q <= d; // 时钟边沿触发，更新寄存器值
  end
end

在这个例子中，寄存器 q 在时钟信号 clk 的上升沿根据复位信号 reset 同步更新其值。如果 reset 为高，则 q 被重置为0，否则它会在时钟的上升沿取输入信号 d 的值。

5.1.2 条件语句与循环语句

条件语句允许根据特定条件执行不同的代码块。在Verilog中， if-else 和 case 语句是最常见的条件语句形式。

if (condition) begin
  // 条件为真时执行
end else begin
  // 条件为假时执行
end

对于需要多条件分支的情况， case 语句更为适用：

case (select)
  2'b00: begin
    // 选择00时的代码块
  end
  2'b01: begin
    // 选择01时的代码块
  end
  ...
  default: begin
    // 默认情况执行的代码块
  end
endcase

循环语句允许在特定条件下重复执行代码块。 for 循环、 while 循环和 repeat 循环是Verilog中可用的循环结构。在使用循环时，通常涉及到计数器或索引变量的更新，循环结构可以减少重复代码，提高代码的可读性。

for (int i = 0; i < 4; i = i + 1) begin
  // 循环体
end

循环可以用来描述迭代过程，如生成测试向量序列或者进行重复的计算操作。

5.2 时序逻辑的描述方法

5.2.1 时钟边沿触发与状态更新

时序逻辑是依赖于时间的逻辑，其状态在特定的时间点发生变化。在数字电路设计中，状态更新通常由时钟信号的边沿触发。在Verilog中，描述时序逻辑主要有两种方式：敏感列表触发和过程块中的 always 触发。

在使用敏感列表时，需要指定触发时序逻辑的行为所依赖的信号。例如：

always @(posedge clk or negedge reset) begin
  if (!reset) begin
    q <= 0;
  end else begin
    q <= d;
  end
end

在这个例子中， always 块会在时钟的上升沿或者复位信号的下降沿触发。 posedge 表示上升沿触发， negedge 表示下降沿触发。

5.2.2 时序电路的异步复位和同步复位

在设计时序电路时，复位是一个重要的概念，它用于初始化或重置电路状态。复位可以分为异步复位（asynchronous reset）和同步复位（synchronous reset）。

异步复位是在任何时钟边沿发生之前，立即对电路状态进行重置。这意味着复位信号不需要等待时钟信号的边沿到来。异步复位通常在电路需要立即响应复位条件时使用。

always @(posedge clk or negedge reset_n) begin
  if (!reset_n) begin
    q <= 0; // 异步复位信号通常使用低电平有效
  end else begin
    q <= d;
  end
end

在上述代码中，复位信号 reset_n 是低电平有效，一旦 reset_n 为低，输出 q 立即被清零。

同步复位发生在时钟边沿之后，复位逻辑会等待下一个时钟周期才将电路状态清零。同步复位通常在时序电路中使用，以确保复位操作符合整个系统的时序约束。

always @(posedge clk) begin
  if (reset) begin
    q <= 0; // 同步复位信号通常使用高电平有效
  end else begin
    q <= d;
  end
end

在同步复位设计中，复位信号 reset 是高电平有效，且只有在时钟的上升沿才会触发复位操作。

在实际设计中，选择异步复位还是同步复位，往往需要根据电路的实际需求和时序约束进行权衡。在一些设计规范中，可能会要求使用同步复位以确保所有的时序路径都符合设计的时钟域要求。

6. 非阻塞和阻塞赋值

6.1 非阻塞赋值的特性

6.1.1 非阻塞赋值的使用时机

在Verilog中，非阻塞赋值( <= )通常用于时序逻辑的设计中，尤其是在 always 块中对寄存器级别的信号进行赋值。这是因为在时钟边沿触发的电路设计中，非阻塞赋值可以防止由于代码的执行顺序不同而导致的逻辑错误。非阻塞赋值允许所有的赋值在同一个仿真时间步内完成，而不会改变语句执行的顺序。

always @(posedge clk) begin
    a <= b; // 非阻塞赋值
    c <= a; // 非阻塞赋值
end

在上述代码中，所有的赋值将在下一个时钟周期同时发生，保持了代码的预期行为。

6.1.2 非阻塞赋值与时序电路设计

在设计时序电路时，使用非阻塞赋值可以确保在每个时钟周期内，所有的寄存器状态的更新是基于上一个时钟周期的状态，这与数字电路的实际工作方式相吻合。它帮助设计者避免了竞争条件和时间问题，这些是时序电路设计中常见的难题。

reg [3:0] count;
always @(posedge clk or posedge reset) begin
    if (reset)
        count <= 4'b0; // 异步复位使用非阻塞赋值
    else
        count <= count + 1; // 计数器递增
end

在这个例子中，计数器在每个时钟上升沿增加，使用非阻塞赋值以避免计数器的更新竞争条件。

6.2 阻塞赋值的适用场景

6.2.1 阻塞赋值的定义与特性

阻塞赋值( = )在Verilog中用于在同一个 always 块内顺序执行赋值语句。每个阻塞赋值语句在执行下一个语句之前必须完成，这可以确保赋值的顺序性。它主要用在组合逻辑电路的设计中，或者在仿真中的临时测试代码。

always @(*) begin
    a = b; // 阻塞赋值
    c = a + 1; // 阻塞赋值，确保a赋值完成后再执行
end

在上面的例子中， c 的值依赖于 a 的更新，使用阻塞赋值能够确保 a 更新后再进行 c 的计算。

6.2.2 阻塞与非阻塞赋值的综合与区别

在综合过程中，阻塞和非阻塞赋值会根据上下文被解释为对应的硬件结构。阻塞赋值通常对应于组合逻辑，而非阻塞赋值对应于时序逻辑。理解这两种赋值方式的差异对于设计稳定且可预测的电路至关重要。

reg q;
always @(posedge clk) begin
    q = a; // 时序逻辑的阻塞赋值
    b = q; // 组合逻辑的阻塞赋值
end

在这个例子中， q 的更新是时序的，因为它位于 always 块中且使用了阻塞赋值。 b 的更新是组合的，因为它直接依赖于 q 的值。

在使用阻塞与非阻塞赋值时，需要特别注意 always 块内的语句类型及其对电路行为的影响。误用赋值类型可能导致电路的逻辑错误，这是设计中经常需要避免的问题。通过仔细分析设计需求，选择合适的赋值类型，可以更有效地控制硬件的行为。

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