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RSS订阅原创 高可靠性复位延迟电路设计：基于寄存器链的解决方案
摘要：本文提出一种基于寄存器链的高可靠性复位延迟电路，用于解决数字系统上电阶段因电源电压不稳、时钟振荡器起振不稳定导致的问题。该方案采用多级D触发器链设计，第一级由系统时钟驱动，中间级采用前级反相输出作为时钟，末级固定高电平输出。相比传统计数器方案，该设计对初始不稳定时钟具有更高容忍度，实现结构更简单，面积和功耗开销更低。尤其适用于上电复位管理和低功耗模式唤醒等关键场景，建议在时钟质量不确定或对面积功耗敏感的设计中优先采用。对于需要精确延迟控制的场景，可结合寄存器链与计数器方案实现更优化的复位控制。
2025-07-12 12:37:58
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原创 Power Switch：用途、原理、工作方式及实现方案
《电源开关(PowerSwitch)在低功耗芯片设计中的应用与选择》摘要： PowerSwitch是芯片低功耗设计的关键组件，通过动态控制模块电源实现漏电优化、电压域管理和电源门控。其实现方式分为标准单元和专用IP两种：标准单元方案灵活但设计复杂，适合成熟工艺；IP方案集成度高且性能优化，适用于7nm以下先进工艺。两者在开关结构、控制方式和电源网络设计上存在显著差异，IP方案在面积效率、IRDrop控制和可靠性方面更具优势。选择时需权衡工艺节点、设计复杂度及成本因素，先进工艺SoC推荐IP方案，而传统工艺简
2025-07-12 11:15:18
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原创 基于PTPX的Time-Based功耗仿真指南：从入门到精通
《Time-Based功耗分析技术指南》摘要：本文系统阐述了芯片设计中Time-Based功耗分析的核心价值与实现方法。该技术具备三大优势：1）ps级时序精度，能捕捉瞬时功耗波动；2）标准单元级空间分辨率，支持热力图生成；3）基于真实波形模拟DVFS等动态场景。关键应用包括电源完整性分析（IR Drop计算）、热仿真（热阻模型）和电迁移可靠性评估（MTTF公式）。文章详细提供了从环境检查、脚本配置（Tcl/Bash）到多场景分析的完整流程，包含波形加载、寄生参数处理等关键技术要点，并解析了功耗报告的关键指标
2025-07-06 10:56:24
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原创 《OSC IP Trim技术深度解析：从原理到量产测试实践》
本文详细介绍了OSCIPTrim技术在芯片设计中的关键作用。通过调节内部RC参数，该技术可将片上振荡器频率精度从±30%提升至±1%以内。文章阐述了数字Trim的实现原理，包括二进制加权电容阵列设计和频率调谐特性曲线，并提供了典型Trim参数范围。重点剖析了ATE测试流程，涵盖初始频率测量、优化的二分法Trim算法和多条件验证步骤。最后分享了工程实践中的测试优化技巧，如硬件频率计数器、并行差异补偿和分段搜索等方法，可显著提升测试效率。文末展示了典型测试数据记录格式，为量产测试提供参考。
2025-07-01 20:14:07
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原创 CRC16校验原理与Verilog实现详解
本文介绍了CRC16校验的原理与Verilog实现方法。内容涵盖：1）CRC16基础概念，包括常见标准（如Modbus、CCITT）及其参数配置；2）算法原理，详细说明多项式除法过程；3）Verilog实现方案，提供参数化模块设计和单周期并行优化两种RTL实现，代码包含详细注释；4）典型应用场景，如Modbus通信协议和存储系统数据校验的具体实现案例。文章重点展示了如何通过硬件描述语言高效实现CRC校验功能，并针对不同应用场景给出优化建议。
2025-07-01 20:13:20
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原创 《SOC芯片STA中为什么对异步寄存器之间要设置set_max_delay的约束》
SOC芯片设计中，异步寄存器间的时序管理是确保可靠性的关键挑战。本文探讨了设置set_max_delay约束的必要性：首先分析异步路径的亚稳态风险和数据延迟问题；其次阐明同步器有效工作的两个条件（稳定时间和数据间隔），并说明set_max_delay约束如何确保这些条件；最后提出约束值的计算方法与工程实践建议。合理设置该约束能有效管理跨时钟域通信，提高芯片可靠性。文章还提供了典型失效案例分析和调试方法，强调了静态时序分析与动态仿真相结合的重要性。
2025-07-01 20:13:01
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原创 《SOC芯片设计flow流程中活用脚本，高效准确处理工作》
SOC芯片设计流程中，脚本语言已成为提升效率的关键工具。本文分析了SOC设计各阶段（架构设计、RTL验证、逻辑综合等）适用的脚本语言选择：Python适合数据分析和复杂算法，TCL是EDA工具控制标准，Perl擅长文本处理。文章提供了各阶段的实用脚本示例，并提出了模块化设计、日志记录等脚本编写最佳实践。通过自动化回归测试系统等案例，展示了脚本如何优化芯片设计流程。掌握脚本技能已成为现代芯片工程师的核心竞争力，合理运用可显著提升工作效率和质量。
2025-07-01 12:35:52
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原创 《芯片基于PD网表和SDF文件进行后仿，为什么需要no reset寄存器清单和需要no timing check清单》
摘要： 后仿真阶段是芯片设计流程中确保功能正确性的关键环节，noreset寄存器清单和notimingcheck清单成为提升仿真效率与准确性的核心工具。noreset清单解决未初始化寄存器导致的X态传播问题，包含寄存器路径、位宽及初始化建议；notimingcheck清单排除虚假时序违例，需详细记录路径标识和排除原因。实践表明，采用自动化清单管理可缩短40%仿真周期，捕获95%以上的初始化及时序问题。随着工艺演进至5nm以下，这两份清单已成为业界验证最佳实践，建议团队建立标准化模板并开发EDA集成管理平台。
2025-07-01 09:06:59
640
原创 《深入理解脉冲同步器：原理、实现与应用》
摘要：本文详细介绍了脉冲同步器(Pulse Synchronizer)在跨时钟域(CDC)设计中的应用。脉冲同步器通过展宽脉冲、多级同步和边沿检测技术，可靠传递不同时钟域间的脉冲信号。文章分析了其工作原理，给出了Verilog RTL实现代码及详细注释，并探讨了三种优化实现：握手型同步器（增加确认机制）、多脉冲检测同步器（支持连续脉冲）和自适应同步器（自动调整策略）。设计考量包括最小脉冲间隔、时钟频率关系和复位策略等，为数字系统设计中的CDC问题提供了实用解决方案。
2025-07-01 09:05:27
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原创 芯片设计中复位毛刺滤波设计
本文探讨数字电路复位信号的滤波技术。复位信号作为系统的"总开关"，其质量直接影响可靠性，毛刺可能导致系统异常。文章对比了两种滤波方法：数字滤波器通过计数器消除毛刺，响应较慢但过滤能力强；DelayChain滤波器采用延迟链和三取或逻辑，响应更快但过滤能力中等。工程实践中建议根据不同场景选择方案：消费电子用数字滤波，汽车电子采用混合架构，高速SerDes使用校准DelayOR。文中详细分析了7nm工艺下的时序约束，包括延迟参数、布局布线要求和SDC约束示例，为复位信号滤波设计提供了实用指导
2025-06-29 12:22:04
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原创 芯片设计中的ICG分频：原理、RTL实现与应用场景
ICG分频技术通过动态门控时钟有效降低芯片功耗。该技术采用脉冲屏蔽方式，选择性剔除时钟脉冲，相比传统时钟可降低35-50%功耗。核心实现包含BASH算法确保脉冲均匀屏蔽，避免时钟抖动。RTL代码展示了带异步信号同步、参数校验和安全配置机制的ICG模块。工程案例显示，在手机SOC中应用该技术可实现15%的功耗降低和8℃的温度下降。ICG分频技术为芯片设计提供了精细化的时钟控制方案。
2025-06-29 11:36:46
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原创 PT Shell中report_timing无法展开时钟路径？原因分析与解决方法
摘要：PrimeTime时序分析中，report_timing命令无法展开时钟路径的问题通常源于时钟建模方式差异。根本原因是理想时钟模式下PT不计算实际时钟路径，而传播时钟模式会完整分析时钟树结构。解决方法包括：1)启用set_propagated_clock命令切换为传播时钟模式；2)检查时钟约束完整性；3)手动指定时钟路径起点终点；4)验证SDC约束冲突。建议时钟树综合后使用传播模式进行精确时序分析，并配合report_clock等命令检查时钟属性。理解PT的时钟模型和约束机制能有效解决此类时序调试问题
2025-06-28 22:35:16
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原创 芯片逻辑综合（DC）优化：同一时钟域下ECC开关双频率路径约束方法
如何在逻辑综合和STA阶段，对同一时钟域的两种路径分别约束，确保综合阶段对ecc off path和ecc off path都根据频率要求进行充分优化，在STA阶段进行完整的timing check？在芯片设计中，存储器（Memory）通常支持ECC（Error Correction Code）功能，但ECC逻辑会引入额外延时。# ECC_OFF_CLK仅优化B路径（ECC关闭路径）# ECC_ON_CLK仅优化A路径（ECC开启路径）# ECC_OFF路径（B路径）按400MHz优化。
2025-06-28 22:29:25
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原创 如何理解STA中PVT、RC、OCV？
1.为什么产生PVT、RC、OCV概念？为什么产生PVT，RC，OCV概念，一切的核心都是为了能够更为精准的描述芯片电路（包括器件和连线）的delay。在STA中，用library PVT、RC corner跟OCV来模拟这些不可控的随机因素。在每个工艺结点，通过大量的建模跟实测，针对每个具体的工艺，foundary厂都会提供一张推荐的timing signoff表格， 建议需要signoff的corner及各个corner需要设置的OCV跟margin。这些corner能保证大部分芯片可以承受温度、电
2024-09-08 13:16:06
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原创 一次讲明白，STA中时序例外set_false_path，set_max_delay，set_min_delay，set_muticycle的用法
静态时序分析工具默认的分析规则是在单周期下对所有的时序路径进行分析，但实际设计中并不是所有路径都需要分析，而且也不是所有时序路径的延时都规定在一个周期以内。所以通过定义时序例外来对特殊的时序路径进行特殊声明，指导时序分析工具对特殊的时序路径做出正确地分析，这样的特殊声明叫作时序例外（timing exception）。这些时序例外约束相互配合实现设计者的真实设计意图。本博文一次把这些timing exception讲明白。
2024-07-21 16:07:45
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空空如也
调研下逻辑综合（DC)实战教程需求
2024-12-28
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