一生一芯 预学习阶段 搭建verilator仿真环境 以及 运行官方示例

终于写完nemu和npc了，写这篇文章只是为了记录一下自己的学习过程，以及为之后的”萌新“朋友们提供一点思路和代码参考。一生一芯和南大PA一直强调自主解决问题的能力，希望能好好遵守。不过我也深知自己一个人探索的无力，常常因为一个简单的问题STFW/STFM一整天。希望这篇学习记录能帮到需要的人。如果发现文章有问题，可以发邮件给我（[email protected]），或者评论区直接骂我 😃。

Verilator是一款将Verilog转换为C++模型的开源硬件描述语言仿真器，适用于快速仿真。在Ubuntu 22.04上搭建Verilator环境的步骤包括：首先更新包列表并安装必要的依赖（如autoconf、flex、bison），然后从GitHub克隆Verilator源代码并切换到所需版本（如Verilator 4.0）。接着，通过运行autoconf、./configure和make命令配置和编译Verilator，并使用sudo make install进行安装。安装完成后，需在~/.bas

Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog文件，并进行lint checks(基于lint工具的语法检测)，并最终将其转换成C++的源文件.cpp和.h。

搭建verilator仿真环境 示例：双控开关

Verilator是一款开源的硬件描述语言（HDL）仿真器，它可以将Verilog转换为C++模型，以便进行快速仿真。以下是在Ubuntu 22.04上搭建Verilator仿真环境的步骤。然后，你可以开始使用Verilator进行仿真。首先，你需要有一个Verilog源文件。你可以使用g++或其他C++编译器编译这些文件，然后运行生成的可执行文件进行仿真。接下来，你需要检出你想要的Verilator版本。至此，你已经在Ubuntu 22.04上成功搭建了Verilator仿真环境。

Verilator 仿真环境搭建和查看波形图

所以昨天完成verilator的安装之后今天就开始使用verilator完成ysyx任务，具体任务是根据如下博客进行的。随后跟着流程做一个cmake跑通verilator的文件CMakeLists.txt（这里对于文件名要求很高，只能是按照这个格式，否则会报错。随后就是tb文件，在verilator中，测试文件是以cpp的形式存在的。如果是较为简单的测试文件，他的形式是大体相近的。这上面是一个基本的DUT案例。在流程中，完成.v文件的编写后，要把.v文件进行由.v文件向cpp文件的转换，通过以下命令实现。

Verilator是一个开源的Verilog、SystemVerilog仿真EDA。它进行仿真的第一步称为“verilate”，将编写好的.v/.sv文件转化成为C++编写的类和方法。第二步则是建立C++运行环境wrapper file，在里面编写的main函数用于例化第一步里生成的和Verilator自带的仿真不可缺少的类，之后运行Verilator得到make文件.mk。第三步则是用make命令调用外部编译器（gcc等）编译生成的.mk文件，得到可执行文件。

最近在搞一生一芯，前期还算比较顺利，但是在仿真环境搭建这部分遇到了大问题。一是因为自己之前都是直接烧录到真实的FPGA等板卡上，很少链接这样的仿真环境，二是因为Verilator和NVBoard的资料很少，尤其是NVBoard。 在摸索了好几天后，大致摸索出来一点点门路，所以希望缓一下，整理一下，也帮大家少走一些弯路。

动机 一开始准备在linux系统里仿真的，看了非常多的教程，写的已经非常详细了，但是我这脑子还招架不住啊，最后转向在windows进行仿真，过程跟linux中其实是一样的，但是我电脑的linux系统始终找不到我的输入文件。下面记录一下（及其）详细的过程，也希望给各位刚开始接触的人有所帮助！ iverilog软件下载 下载入口(windows版本)： http://bleyer.org/icarus/ 下载最新版本，即下图的第一个，里面已经包含了vvp、gtkwave的包，所以不需要额外下载。

Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog文件，并进行lint checks(基于lint工具的语法检测)，并最终将其转换成C++的源文件.cpp和.h。

参考verilog语法的学习verilog概述_verilog 变量位宽-CSDN博客什么是HDL？具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言这种特殊结构能够：描述电路的功能描述电路的链接描述电路的时序表达具有并行性（很多代码不是由上往下执行，而是同步执行）HDL语言设计利用EDA软件计算机仿真系统在将设计错误的数目减少到最低，使一次设计成功成为可能修改设计方案将变得很容易，只需要对HDL进行修改，这比更改电路原理图要容易实现得多HDL语言是并发的。_verilog 变量位宽。

在Ubuntu上搭建仿真环境的时候遇到了很多问题，想在此记录一下详细的过程，以备不时之需。本文中的操作系统为Ubuntu21.04，下载的verilator版本为v4.210。如果能看见键入的路径，此时已经完成systemc+verilator仿真环境的搭建，能够正常运行官网中给出的。# 若电脑上已经添加了ssh key，则可将https换为git提高下载速度（从https下载可能由于网速太慢下载失败）一、安装verilator，参照官网中的快速安装步骤。二、systemc安装与环境配置。

搭建 Verilog 仿真环境 对于 Verilog 的初学者，有一个仿真环境是必要的。这就好比是刚开始接触 C 语言，连 C 语言的开发环境都没有，怎么学习 C 语言呢，难道靠大脑模拟运行吗？ 本文介绍如何在 Linux 操作系统（以 Ubuntu 为例）下搭建一个轻量级的 RTL 仿真环境。 安装软件 要安装 2 个软件 sudo apt-get install iverilog sudo apt-get install gtkwave 准备代码 安装好后可以做个实验。 先准备两个文件 count.v

EDA开源仿真工具verilator入门值安装和测试，Ubuntu环境下的安装以及测试示例：hello world程序和gtkwave显示程序。