DDR3（一）

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分类专栏： FPGA 文章标签： fpga开发 DDR3 SDRAM DDR DDR2
于 2024-07-03 20:48:22 首次发布
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目录

SDRAM是DDR3的基础，在学习DDR3之前，我们先来学习一下SDRAM的相关知识。

1 SDRAM

1.1 同步动态随机存储器

  • SDRAM:synchronous dynamic random access memory
  • 同步：其时钟频率与CPU前端总线的系统时钟频率相同，且内部命令的发送和数据的传输都以该时钟频率为基准
  • 动态：SDRAM是易失性存储器，需要不断刷新以保证数据不丢失
  • 随机：数据存储的位置可自由指定

1.2 位宽

  • 物理Bank = CPU位宽
  • 逻辑Bank：SDRAM内部划分的片区，一个SDRAM有多个逻辑Bank
  • 芯片位宽 = 每片SDRAM的位宽

1.3 SDRAM结构

  • 逻辑Bank
    下图为一个逻辑Bank的示意图，由7行9列构成，每个单元携带m个bit，m是芯片位宽。
    在这里插入图片描述

1.4 SDRAM引脚图

在这里插入图片描述

  • 常用引脚
<
名称 引脚号
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DDR3详解
qq_69315815的博客
08-31 6538
DDR3 SDRAM，全称第三代双倍速率同步动态随机存取存储器，简称 DDR3，双倍速率（double-data-rate），是指时钟的上升沿和下降沿都发生数据传输；同步，是指DDR3数据的读取写入是按的；动态，是指DDR3中的数据掉电无法保存，且需要周期性的刷新，才能保持数据；随机，是指可以随机操作任一地址的数据。DDR3是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。其具有以下特点：1.掉电无法保存数据，需要周期性的刷新。
嵌入式硬件-Xilinx FPGA MIG & DDR4 研究（一）（DDR4基本概念+MIG配置详解+基本测试模块）
hi94的博客
07-17 5536
Xilinx FPGA DDR4 接口配置基础（PG150）
如何设置SDRAM的模式寄存器
01-29
在日常开发中用到SDRAM，驱动中需要设置模式寄存器，很多人不知道SDRAM模式如何设置，本文档将解释。
DDR模式寄存器
weixin_44101336的博客
04-29 7793
mode register 模式寄存器(MR0-MR3)用于定义DDR3sdram的各种可编程操作模式。在初始化过程中，模式寄存器通过模式寄存器设置(MRS)命令进行编程，并保留存储的信息(MR0[8]除外，即自清除)，直到重新编程，重置#下降，设备断电。 可以通过重新执行MRS命令来更改模式寄存器的内容。即使用户只想修改模式寄存器变量的一个子集，在发出MRS命令时也必须编程所有变量。如果正确执行，重新编程模式寄存器将不会改变内存数组的内容。 只有当所有bank空闲且处于预充状态（满足tRP且未进行数据爆发
PL端DDR3读写（1）
最新发布
weixin_39813867的博客
06-14 893
摘要：本文详细介绍了PL端DDR3存储器的读写实现方案。首先对比了DDR3、DDR4和DDR5的特性差异，重点分析了美光MT41K系列DDR3的规格参数。硬件设计部分说明了DDR3的1.5V供电要求及PS/PL端连接方式。FPGA设计方面，通过MIG IP核实现DDR3读写，阐述了FIFO模式和RAM模式的区别，详细解析了800MHz时钟配置、32位数据位宽设置及管脚约束方法。最后描述了命令操作、写数据和读数据的时序控制要点，为后续开发统一的DDR3接口模块提供了技术基础。
ddr模式寄存器配置
硬码农二毛哥的博客
05-06 3029
​ ddr在上电初始化后通过发送MRS命令配置模式寄存器。ddr上电后处于空闲状态时（所有bank完成预充电，所有突发读写完成，CKE为高），可以发送MRS命令，重新设置模式寄存器。该命令不会影响内存中的数据。​ 与MRS命令相关的参数有两个tMRD和tMOD，连续两个MRS命令之间要间隔tMRD，当发送完MRS命令后，要经过tMOD后才能发送其它命令。​ 两个MRS命令之间最小间隔是tMRD。​ 发送MRS命令和其它命令之间最小间隔是tMOD。
DDR3协议（三）MR寄存器
qq_37573794的博客
10-23 4081
MR(模式寄存器)是用于定义SDRAM的各种可编程模式
SDRAM的模式寄存器设置（MRS）
11-14
SDRAM具有模式寄存器，通过该模式寄存器，可以切换SDRAM的操作模式。模式寄存器的设置如图1所示，可以说不是通过改变数据而是通过改变地址进行操作的。 　　图1 SDRAM的模式寄存器存取操作 　　（1）OPCODE（操作代码：BA0／BA1、A8～A12） 　　这是写人模式的设置。 　　·Burst read and burst wrlte（突发读与突发写） 　　写操作时进行突发传输，起始地址是写操作开始时的列地址突发传输的字数是由突发长度（BL：A0～A2）指定的大小。  　　·Burst read and single wrlte（突发读与单一写）  　　写操作时不进行突
镁光 最新DDR3仿真模型
12-11
DDR3（Double Data Rate 3）是内存技术的一种，它在DDR2的基础上进行了改进，以提供更高的数据传输速率和更低的功耗。DDR3是一种同步动态随机存取内存（SDRAM），其工作原理是利用时钟脉冲的上升沿和下降沿来传输...
DDR3协议解读，基于JESD79-3F规范
05-29
DDR3内存是一种高速动态随机访问存储器（SDRAM），具有以下特点： 1. **Bank结构**：DDR3内存包含8个bank。 2. **预取架构**：采用8n预取架构，意味着每8个数据位被预取一次。 3. **数据传输**：每个时钟周期传输2...
DDR3.rar_DDR3 vhdl_DDR3控制器_ddr3_ddr3 verilog_ddr3*verilog
07-15
DDR3是一种广泛应用于现代计算机和嵌入式系统的双倍数据速率同步动态随机存取内存（SDRAM）。在本文中，我们将深入探讨DDR3技术、VHDL和Verilog设计方法，以及如何在Altera平台上实现DDR3控制器。 DDR3 SDRAM是DDR2...
DDR3_256MByte_k7ddr3_K7DDR3VERILOG_ddr3_fpgaddr3
09-11
DDR3_256MByte_k7ddr3_K7DDR3VERILOG_ddr3_fpgaddr3项目是关于在Xilinx K7 FPGA平台上实现DDR3 SDRAM控制器的一个实例。这个项目的主要目标是实现一个完整的DDR3内存读写功能，通过串行接口与外部处理器（如微控制器...
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07-15
DDR3是一种广泛应用于现代计算机和电子设备中的双倍数据速率同步动态随机存取内存（DRAM）。DDR3控制器是实现高效能、低功耗内存访问的关键组件，尤其在FPGA（现场可编程门阵列）中，它允许用户自定义硬件逻辑以适应...
DDR3参数分析
北络
09-20 7000
记录一下DDR3文档查阅后的总结：DDR的带宽决定数据能承载的容量；
DDR3基础和数据读取
qq_50670020的博客
09-22 2771
工作电压（1.5V），240线接口，支持8bit预读取，工作频率在133MHz即可实现总线1066MHz的总线频率。频率从起跳等。芯片封装方式FBGA。
DDR4 spec Q&A part17
ilearn的博客
04-01 367
A2: tAA (Internal read command to first data) 是内部读取命令到第一个数据输出的时间，以纳秒(ns)为单位。它与CL (CAS Latency，列地址选通延迟)密切相关，实际上CL是tAA的时钟周期表达。根据文档中的速度规格表，例如在DDR4-3200规格中，当CL=20时，tAA最小值为12.50ns，最大值为18.00ns。CL值越低，tAA值也越低，意味着内存响应读取命令的速度越快。CL的计算基于tAA，遵循JEDEC标准中第13.5节定义的舍入算法。
DDR3 IP的配置
qq_45063759的博客
07-05 535
如图所示，DDR3芯片相当于外接在fpga外部的，通过DDR3的ip核，对DDR3芯片进行控制。我们将DDR3 IP与芯片相连的时钟设置成400M（2500ps）3.选择可以兼容的芯片，这里一般不选，比较冗余。1.输入MIG，进行DDR3的ip的检索。5.DDR3芯片的相应的参数的设计。6.DDR3 ip的设计。8.一直点击next即可。这里可以看到芯片手册。
内存CL-RCD-RP-RAS含义
lxm920714的专栏
10-20 8153
CAS＃ Latency：行地址控制器延迟时间，简称CL。表示从bai已经寻址的行，到达输du出缓存器的数zhi据所需要的时钟循环数。对内存来说，这是最重要的一个参数，这个值越小，系统读取内存数据的速度就越快，反之越慢。 RAS＃ to CAS＃：dao列地址至行地址的延迟时间，简称RCD，表示在已经决定的列地址和已经送出行地址之间的时钟循环数，以时钟周期数为单位，该值越小越好。 RAS# Precharge：列地址控制器预充电时间，简称tRP，表示对回路预充电所需要的时钟循环数，以决定列地址。同样以时钟周
DDR3 SDRAM操作流程
weixin_66634995的博客
09-09 1228
DDR3 SDRAM的相关操作主要包括上电(Power on)、复位(Reset procedure)、初始化(Initialization)、ZQ对齐(ZQ calibration)、模式寄存器配置(MRS)、自刷新(Selfrefresh)、刷新(Refreshing)、激活(Activating)、读(Reading)、写(Writing)、预充电(Precharging)及低功耗模式。下的相关操作等,而 DDR3 存储控制器的主要功能就是按照操作流程的要求,实现对。
DDR3 SDRAM规格详解
DDR3 SDRAM（Double Data Rate Third Generation Synchronous Dynamic Random-Access Memory）是一种高速、同步的内存技术，由JEDEC固态技术协会（Joint Electron Device Engineering Council）制定标准，旨在提升...
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