Verilog刷题HDLBits——Exams/2012 q2fsm

不会敲代码的研究生不是好空管

于 2022-12-24 12:15:42 发布

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文章标签： fpga开发

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这篇博客展示了如何使用Verilog编写一个有限状态机（FSM），根据给定的状态图，使用分离的always块来表示状态表和状态寄存器。代码中定义了FSM的输入和输出，并详细描述了输出z的条件。FSM在每个时钟边沿更新状态，并在同步高电平复位信号下复位。输出z在状态E或F时为高。

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题目描述

Consider the state diagram shown below.
在这里插入图片描述
Write complete Verilog code that represents this FSM. Use separate always blocks for the state table and the state flip-flops, as done in lectures. Describe the FSM output, which is called z, using either continuous assignment statement(s) or an always block (at your discretion). Assign any state codes that you wish to use.

代码

module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    input w,
    output z
);
    
    parameter A=0,B=1,C=2,D=3,E=4,F=5;
    reg[3:1] state,next_state;
    
    always@(*)
        case(state)
            A:next_state=w?B:A;
            B:next_state=w?C:D;
            C:next_state=w?E:D;
            D:next_state=w?F:A;
            E:next_state=w?E:D;
            F:next_state=w?C:D;
        endcase
    
    always@(posedge clk)
        if(reset)
            state<=A;
    	else
            state<=next_state;
    
    assign z = (state==E)||(state==F);

endmodule

结果

在这里插入图片描述