Verilog数字系统设计教程[第4版]夏宇闻——第三部分练习二

原创已于 2022-12-31 10:22:21 修改 · 368 阅读

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于 2022-12-31 10:05:52 首次发布

本文介绍了使用Verilog进行数字系统设计的一个实例——half_clk模块。在Windows环境下，通过Quartus Prime和Modelsim进行测试仿真。测试模块生成了测试时钟，并在初始状态下设置输入，然后展示了测试结果的波形图。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Verilog数字系统设计教程[第4版]夏宇闻——第三部分练习二

测试仿真流程
模块源代码
测试模块代码
结果波形

测试仿真流程

测试仿真环境为win系统下的quartus prime + modelsim
测试仿真流程参照我之前的教程
Verilog数字系统设计教程第4版夏宇闻——第三部分练习一

模块源代码

//----------half_clk.v----------
module half_clk(reset,clk_in,clk_out);
input clk_in,reset;
output clk_out;
reg clk_out;

always@(posedge clk_in)
	begin
		if(!reset)
			clk_out = 0;
		else
			clk_out = ~clk_out;
	end
	
endmodule

测试模块代码

//----------half_clk.vt----------
`timescale 1 ns/ 100 ps
`define clk_cycle 50

module half_clk_vlg_tst();
reg clk_in;
reg reset;                                               
wire clk_out;
                   
always #`clk_cycle clk_in = ~clk_in; //产生测试时钟

initial
begin
	clk_in = 0;
	reset = 1;
	#10 reset = 0;
	#110 reset = 1;
	#100000 $stop;
end

half_clk i1 (
	.clk_in(clk_in),
	.clk_out(clk_out),
	.reset(reset)
);
                                                   
endmodule