Verilog 呼吸灯（野火）

sandymax

于 2022-07-12 23:03:27 发布

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分类专栏： Verilog 文章标签： fpga开发

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呼吸灯

时序图
代码
vivado时序

时序图

在这里插入图片描述

代码

breath_led.v文件

module  breath_led
#(
    parameter   CNT_1US_MAX = 6'd49,
    parameter   CNT_1MS_MAX = 10'd999,
    parameter   CNT_1S_MAX = 10'd999
)
(
    input   wire    sys_clk     ,
    input   wire    sys_rst_n   ,
    
    output  reg     led_out
);

reg     [5:0]   cnt_1us; //系统时钟为20ns,最大值49，需要6位
reg     [9:0]  cnt_1ms; //最大值999，需要10位
reg     [9:0]  cnt_1s;  //最大值999，需要10位
reg            cnt_en;  //使能信号，完成取反操作

always@(posedge sys_clk or negedge sys_rst_n) 
    if(sys_rst_n == 1'b0)
        cnt_1us <=