FPGA艺术家的博客

ZYNQ开发过程中，如果使用PL到PS的中断，会产生一个疑问，设置界面显示可以有[91:84]、[68:61]共16个中断引脚，但是并没有设置中断口的宽度，如果使用多个中断引脚，应该怎么办？如果通过concat连接多个引脚，则自动调整为对应的引脚数。例如连接3个中断信号，则自动调整为：IRQ_F2P[2:0]

对于Xilinx/AMD的硬核或软核嵌入式开发来说，Vivado 2019是一个分界点，vivado 2019.1及其之前的版本，生成的硬件是hdf（Hardware Description File）文件，vivado 2019.2及其之后生成的硬件是xsa文件。然后使用第2小节的方法，适用于vivado 2019.2， vivado 2021.2生成的xsa文件解压后没有用来生成xpr的tcl文件。如果只有低版本的hdf文件，又没有低版本对应的xpr工程文件，则适用本小结的方法。

主要参考UG585《Zynq 7000 SoC Technical Reference Manual》

vitis中使用AXI GPIO的过程中，程序卡死在XGpio_SetDataDirection这个设置GPIO输入输出方向的函数。

【代码】PS端GPIO用法。

RXDLY=1，TXDLY=1，其他设置组合网络均不能正常连接。与XC7Z020的PS端MAC连接，必须设置。接0.9V，可通过电阻分压。

其实，ila也是可以仿真的，需要在仿真工程中添加ila的xci文件。则以上方法也可以不用(白忙活了，就当学习使用条件编译吧……我的习惯是在实现工程中另外建一个仿真工程，保存仿真的testbench文件等，而实现工程中保存实际功能的源码文件。vivado自带的仿真工具已经接近Modelsim的功能，且与原生开发环境的紧密结合，对仿真非常方便。同时，在仿真工程中，新建一个verilog头文件。即可用同一套代码兼顾实现和仿真。

vivado中，ILA或仿真波形显示的定点数，可以设置为有符号或无符号数，其中小数点位置通过Binary point设置，这个设置的数值，表示小数点后的二进制位数。

在打开CSV文件之前，您可以通过在订单号前加上一个等号和双引号来预格式化这些数字。例如，将订单号 1234567890123456789 修改为 =“1234567890123456789”。vivado的逻辑分析仪ILA，可以方便的把数据导出成CSV(Comma-Separated Values)文件，实际是逗号作为分隔符的数据文件。而是首先打开Excel，然后使用“数据”菜单上的“从文本/CSV”选项来导入CSV文件。在文本导入向导中，选择CSV文件并打开。保存CSV文件，然后用Excel打开。

这个答案是3年前的答案，大概意思是说定点和浮点数的设置功能有点问题，所以从2018.1开始就去掉了，目前正在开发，以后的版本会再次启用，但是根据网友反馈。2017.2是最后一个拥有ila的radix能显示real格式的版本，直到2022.2都没有修复，什么功能这么难，跨几个版本都没有修复？xilinx为什么会把这么有用的功能在ila里面关闭呢？

以8位整数(包含1位符号位)，8位小数为例的16位二进制定点数为例。window 10操作系统自带计算器。

在PS设置中勾选IRQ_F2P，可以看到中断ID的范围：[91:84]，[68:61]，共16个中断，这16个中断的ID的宏定义可以在xparameters_ps.h文件中找到。

写时序读时序

在vivado的Block Memory Generator中，有两种双口RAM，分别是简单双口RAM(Simple Dual Port RAM)和真双口RAM(True Dual Port RAM)。例如A口4096宽，64深，B口128宽，2048深，简单双口RAM使用64个36K BRAM资源。例如A口4096宽，64深，B口128宽，2048深，使用128个36K BRAM资源。对于真双口RAM，A口可以用于写入与读出，B口也可以用于写入和读出。

此时可以在ubuntu左下角的显示应用程序中看到Vivado图标，鼠标左键单击即可运行。也可疑把该图标复制到桌面上，双击桌面图标就可以运行。在终端窗口进入该路径，修改权限sudo chmod 777 Vivado 2018.2.desktop。在/usr/share/applications下创建文件Vivado 2018.2.desktop。

打开工程，Reports菜单下选择Report IP Status，将列出所有需要升级的IP，其中有红色锁图标的，如果IP Status栏显示Locked by user。可以通过Block Properties子窗口的Properties标签页，找到LOCK_UPGRADE属性，把勾去掉即可正常更新。

需要在ip packager工程文件，工程名.tmp下的xpr文件，使用文本编辑器打开，搜索到文件名，修改。重新打包自定义IP，在原工程中升级该自定义IP。

在block design的块图中选中自定义IP核，选择右键菜单Edit in IP Packager，打开自定义IP工程，在IP工程中，选择菜单Window/IP Catalog，生成需要的ILA，在IP工程的代码中进行例化并连接需要观察的信号。重新包装自定义IP。回到原工程，升级该自定义IP。重新生成bitstream文件，jtag下载的时候，会自动添加逻辑分析仪相关的ltx文件。

Tools->Create and Package IP…生成以下目录：自己的代码放在：src下

删除工程名.sdk\下的.metadata文件夹。

生成hw_platform工程名.sdk整个目录删除后，再次launch sdk会自动Importing Hardware Specification生成hw_platform，也可以手动生成找到hdf文件，自动生成工程名生成bsp输入工程名，自动生成bsp名选fsbl模板，然后点finish。...