weixin_54787054的博客

34. 默认格式是BNP format格式，会被Sigrity识别的S参数文件，在仿真完成后，默认会在文件夹中生成bnp和ckt（MCP）文件，无需这步操作。由于port设置的ref Z是50ohm，实际上电源网络的阻抗是没有这么高的，所以S参数回损曲线是基本上全反射的一个状态。Sigrity PowerSI是频域电磁场仿真工具，以下图为例介绍如果用它观测电源的网络的S参数以及阻抗的频域曲线.42. Spice格式的加载进来图标是橙色的，BNP格式的图标是灰色的。

在用Allegro做PCB设计的时候，时常会需要将过孔的网络进行变更，可以将原来的过孔删除，再重新打一个，这种方法难免会繁琐一些。当然我们可以借助skill工具来完成更换过孔网络的更改，除此之外，Allegro自带的功能完成这个替换，下面介绍如何操作。版本如何用自带功能改变过孔网络属性操作指导。

在用Allegro做PCB设计的时候，模块复用是使用的比较频繁的功能，对于有相同模块的单板，可以节省大量的时间。当然这个方法并不能解决全部的问题，当无法复用的时候可以尝试，多见于网络存在非法字符导致的无法复用。无法匹配，有时如果因为Device而无法复用，就只能逐个去Swap。但是也可以尝试下面的方法解决这个问题，具体操作如下。模块复用的功能不细说，具体参考以前的文章。有时会遇到模块复用的时候出现如下报错。无法模块复用的解决办法。

在用Allegro进行PCB设计的时候，需要在cross-section中设置好每个层的信息，包括层命名，每层的厚度等等信息。但是对于有仿真需求或者等长设计需要使用ps作为延时单位的设计的时候，需要额外在层叠中填写介电常数的值，如下图。按照经验值填写为2.8，因为外层和平面层不会被树脂填充，铜皮层还是完整的铜皮，如下图。对应层叠将每层介质的介电常数的数值填入到PCB中去，油墨的介电常数填4。层叠中只给出了每个介质的介电常数，铜皮的介电常数却没有给出。所以正确填写介电常数的结果如下图。需要按照下面的规则来。

在用Allegro进行PCB设计的时候，Cross-section中需要填入对应的信息，一般填入每层的厚度即可，如下图。当PCB需要进行仿真分析的时候，Etch-Factor这个值是必须要填写的，如下图。实际铜皮进行蚀刻的时候，Etch-Factor的值并不是标准的90度，如下图。线路层实际形状是个梯形，Etch-Factor代表的就是梯形的角度，如下图。首先输入数值，比如1，再点击Inv，最后点击tan-1，可以得到角度的值。如果tanσ=2，σ=63.4，如下图计算结果。即tanσ=1，得到σ=45。

在用Allegro进行PCB设计的时候，时常需要目标旋转90度，我们常用的命令是Spin，如下图以旋转电阻为例。如何快速将目标旋转90度操作指导。

需要将两个器件的位置交换，可以手动移动，然后交换下位置，但是Allegro支持快速将两个器件的位置对调。在用Allegro进行PCB设计的时候，交换两个器件的位置是使用的十分频繁的操作，如下图。如何交换两个器件的位置操作指导。

在用Allegro进行PCB设计的时候，有时会需要用到背钻设置，Allegro172版本和166版本背钻设置有些不一样，背钻设置后会自动给背钻孔添加禁布和改变反盘大小，如下图。大部分情况下，我们不需要背钻自动将这些参数进行编辑，Allegro支持将这项功能给关闭。版本关闭背钻后自动添加反盘和禁布的功能。

在用Allegro进行PCB设计的时候，进行盲埋孔单板设计的时候，有时会使用到Microvia，当然就要对Microvia进行规则设置，如下图。但是当版本升级到了172的时候，会发现Microvia的间距规则消失了。Allegro166版本的时候，Microvia规则是一直存在的。如何让Microvia间距规则显示出来，具体操作如下。版本不显示Microvia间距规则的解决办法。只有BB via的规则。

在用Allegro进行PCB设计的时候，模块复用是使用的十分频繁的操作，当Allegro升级到了174 S034版本的时候，当使用模块复用的功能的时候，模块内的铜皮会自动动静转换，大部分情况是不需要的。版本如何关闭模块复用后铜皮自动从动态变成静态操作指导。如何关闭这个功能，具体操作如下。

在用Allegro进行PCB设计的时候，有时需要将丝印文字change到其它层面，如下图。如果需要把丝印文字change层面，只支持REFDES中以下的层面中来change。如果不属于这个REFDES Class的话是无法change的，会出现如下报错。如何把丝印文字change到其它非这个Class层面，具体操作如下。可以看到丝印文字是属于REFDES这个Class的。如何将丝印文字Change到任意层面操作指导。

在用Allegro进行PCB设计的时候，如果PCB和原理图能够交互的话，可以大大节省时间，提升设计效率。但是有时候会因为某些原因无法实现Allegro和Capture交互，下面提供了三种方法，具体操作如下。这时可以尝试PCB和原理图是否实现了交互。无法和Capture交互的三种解决办法。

在用Allegro166进行PCB设计的时候，需要在颜色管理器中频繁的开关层面。但是166不像172一样在颜色管理器中可以实时的开关层面，如下图。需要打开Board Geometry/Soldermask_top层，首先需要勾选这个层面，再点击Apply即可。如果是172版本的话，就无需点击Apply按钮，可以实时打开显示。其实166版本同样支持实时显示，具体操作如下。版本如何在颜色管理器中实时显示层面操作指导。

在用Allegro进行PCB设计的时候，铺动态铜皮是非常常用的操作，有时需要将一块铜皮一分为2，在中间进行CUT断操作，如下图。在不借助skill的情况下，常规操作是将动态铜皮改成静态铜皮，然后画一根走线，最后铜皮避让走线，从而实现Cut操作，如下图。而Allegro172版本提供了一种更为便利的方法，下面进行操作介绍。版本如何在不使用Skill的情况下CUT断动态铜皮操作指导。只是以这个层为例，任意一层都是可以的。

注意：如果下次重新开启Symphony模式的时候可能导致symphony_skill中的文件内容被清空，所以最好将自己常用的skill文件都写到symphony_skill.txt中去，然后做好备份，需要的时候，在开启软件后把文件放到env目录中去。在用Allegeo172版本进行PCB设计的时候，有时会用到Symphony模式进行多人实时在线协同设计，如下图。这个模式设计起来可以提升设计速度，但是也有一个缺陷，就是不能使用skill文件。如下图，当调用skill的时候就会出现如下报错。

在用Allegro做PCB设计的之前，所有的快捷键都需要定义到ENV文件中。在添加env文件之前需要找到env文件的路径，如下图。前面的env路径是最高优先级的，两个都存在的话使能前面的，如果前面的路径中没有env文件，就使能后面路径的env。另外一个是d:/cadence/spb_16.6/share/pcb/text。如何通过当前PCB查看env的路径操作指导。下面介绍如何找到env路径，具体操作如下。不同机器定义env路径是不一样的。

在用Allegro设置规则的时候，设置net class是必要的操作，时常需要在物理和间距规则都设置好Class，如果物理和间距规则中都单独去设置的话比较费时间。如下图Net Class。下面介绍如何将物理和间距规则中的Class同步起来，同样以RST这组为例。如何设置Net Class在物理和间距规则中同步操作指导。

Allegro时常需要使用打印功能，将某个视图打印成pdf文件，如下图。在打印成pdf文件之前，可以使用打印预览的功能，具体操作如下。如何使用打印预览功能操作指导。Type选择Unfilled。

在用Allegro172版本做PCB设计的时候，高亮颜色是常用的命令，同时将高亮的颜色去高亮也是使用的十分频繁。可以看到即便使用去高亮命令，铜皮的颜色仍然还是被高亮着。有时在去高亮的时候会出现无法去高亮的情况如下图。版本无法低亮颜色的解决办法。右边这块铜皮被高亮成了白色。如何解决，具体操作如下。

用Allegro进行PCB设计的时候，时常需要使用到暗显模式，让视图中未被高亮的图形暗显下去，如下图。但是有时候因为一些原因，导致无法暗显，如下图。选择暗显模式仍然无法实现暗显模式的解决办法。下面介绍如何解决这个问题，具体操作如下。左边是未高亮的网络，右边是已高亮的。

如果器件有高度信息，且没有超过限高要求，是不会有DRC报错的，如果器件没有高度信息，软件会默认给匹配一个高度信息，从而导致误报，如下图。可以看到默认的高度是150mil，因为测试点没有高度信息，即便没有超高还是会报误报DRC。在给PCB设置限高的时候，一般会添加一个package keepout的铜皮，如下图。如何设置默认器件的高度信息操作指导。如何修改默认值，具体操作如下。

在用Allegro做PCB设计的时候，尤其是从其它单板上导数据过来的时候，有时会因为精度不一致导致连接不上，如下图。一般来说，可以逐个重新连接一下，但是如果连接点位比较多的话，需要花费较多时间。下面介绍如何使用Allegro自带的功能解决这个问题，具体操作如下。和Convert Figure Stackups to vias。因为精度问题导致走线连接不上的解决办法。线和过孔因为精度有微小的连接偏差。

在用Allegro进行PCB设计的时候，对单个pin进行出线的时候，会遇到走线一出pin就会自动拐弯，并不会按照鼠标轨迹来设计，如下图。如何关闭走线自动拐弯功能，具体操作如下。如何关闭出线自动拐弯功能操作指导。

测试点除了可以手动逐个添加之外，Allegro还支持自动添加测试点，具体操作如下。在做PCB设计的时候，在一些应用场合下需要给PCB上的网络添加测试点，如下图。Padstack Selections设置如下，设置好测试点过孔的类型。如果需要替换掉原本就已经加好的测试点，Execute mode选择。Probe Type参数设置如下。如何自动添加测试点操作指导。

前面介绍了如何知道单个操作命令的拼写，但如果是复合命令，就无法直观的通过命令来了解，如下图。Snap Pick to -Segment这个命令拼写是什么。其它的组合命令都可以以这种方法来找到。如何知道组合操作命令的拼写。如何知道，具体操作如下。

在用Allegro做PCB设计的时候，时常需要给某些命令设置一些快捷键，但是有时候无法知道命令的拼写是什么，就无法定义到env文件里面去。如何知道上方图标的命令拼写，下面介绍两种方法。如何知道单个操作命令的拼写。

在用Allegro做PCB设计的时候，根据需要，会在PCB中额外添加一些额外的层面，如下图。如何在PCB中添加层面操作指导。如何添加，具体操作如下。

在做PCB设计的时候，有时根据设计需要将线段变成铜皮，可以借助辅助工具来实现这一操作，但是Allegro自身也自带这个功能，如下图。勾选Delete original objects。如何用自带的功能将线段变成铜皮操作指导。勾选Convert to shape，需要把这段走线变成铜皮。

用Allegro设计PCB的时候，将常用的命令放在菜单栏的话可以方便使用，省去设计时间，菜单如下图。Allegro支持自由添加或者删除菜单，具体操作如下。如果不需要点击X即可关闭。如何添加菜单栏操作指导。

在做PCB设计的过程中，有时会因为库里的封装有更新，所以PCB上使用到了这个封装时候需要和库里的同步，如下图。勾选Reset Symbol text location and size。勾选这些选项确保封装中的所有信息都能被更新进来，又不影响当前的PCB设计。勾选Reset customizable drill data。勾选Ignore FIXED property。如何刷新封装和库里的封装同步操作指导。如何刷新，具体操作如下。

在PCB设计完成之后，需要输出生产文件用于生产加工，除了gerber文件可以用生产制造，ODB文件同样也可以用于生产，如下图。用Allegro如何输出ODB文件，具体操作如下。如何输出ODB文件操作指导。

在做PCB设计的时候，有时候PCB已经完成了布线，但是因为某些原因更改了层叠导致了差分的线宽和间距发生了变化，导致差分需要重新走一遍，如下图。如果差分数量比较多，重走是比较费时间的，Allegro自身有快速更新差分线宽和间距的功能，具体操作如下。如何使用自带的功能更改差分的线宽和间距操作指导。

用Allegro做PCB设计的时候，除了可以在光绘设置里面设置内层通孔Pin和Via的消盘，在设计过程中，同样也可以设置消盘效果，以便实时显示，如下图。并且勾选Dynamic unused pads suppression。如何设通孔Pin和Via的消盘操作指导。如何设置，具体操作如下。

在用Allegro做PCB设计的时候，有时会需要将一块铜皮变成线段，如下图。如何将这块铜皮变成线段，具体操作如下。如何将铜皮变成线段操作指导。

在用Allegro做PCB设计的时候，如果遇到正常的DRC，可以用Waive的命令将DRC不显示，如下图。当DRC被Waive掉的时候，如何将DRC再次显示出来。如何将Waived掉的DRC显示或隐藏操作指导。

在用Allegro设计PCB的时候，在某些应用场合会需要画半圆形，如下图。Lock Angle是半圆形开口的角度。Line Width是半圆形的线宽。如何画半圆形，具体操作如下。如何画半圆形的线操作指导。

在启动PCB设计之前，网表的导入是首要的流程，第一方网表内容如下图。勾选Ignore FIXED property。如何将第一方网表导入到PCB中，具体操作如下。如何导入第一方网表操作指导。

在用Allegro做PCB设计的时候，除了支持第一方网表的导入，同样也是可以导入第三方网表的，第三方网表如下图。勾选Append device file log。勾选Ignore FIXED property。如何导入第三方网表操作指导。如何导入，具体操作如下。

在做PCB设计的时候，有时需要检查PCB上器件使用的库的路径是否正确，Allegro支持快速将PCB上所有器件的库路径都列出来。如何查看PCB上器件的库路径操作指导。如何显示这个报表，具体操作如下。

在做PCB设计的时候，器件的热平衡问题是必须考虑到的一个设计要点，尤其小封装的阻容器件，热平衡问题没有考虑好，直接影响到装配的可靠性。Allegro172及以上的版本支持将这种情况以DRC的形式报出来，具体操作如下。小封装器件，一边线宽粗并且铺铜，另外一端是一根细线。意思是器件两端连接的宽度比值不能低于50%版本如何通过规则设置检查器件的热平衡问题。5/20=25%，小于了50%，就报错了。细线宽端/粗线宽端≥50%就不会报错。