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（其实就是memory属性的地址）对这些存储器设备进行读操作时不会改变存储器的内容但是在外部设备中，一些使用 存储器映像寻址的寄存器具有读清除的功能对“well-behavior”存储器的多次读操作，可以合并为一次读操作如向这个设备的地址 n，n+4，n+8 和n+12地址处进行四个双字的读操作，可以合并为对n地址的一次突发读操作(大小为4个双字)对“well-behavior”存储器的多次写操作，可以合并为一次写操作。

当PCI桥收到一个对“DW地址X”的Byte3进行的存储器写总线事务，之后又收到一个对“D W地址X”的Byte、Word或者DW存储器写总线事务时，而且后一个对DW地址X进行的存储器写仍然包含Byte3时，如果PCI桥支持Collapsing方式，就可以将这两个存储器写 合并为一个存储器写。PCI总线0上的总线事务在三个时钟周期后，没有得到任何PCI设备响应时(即总线请求的PCI总线地址不在这些设备的BAR 空间中)，PCI-to-ISA 桥将被动地接收这个数据请求。

根据这两个PCI设备需要的PCI空间大小，从PCI总线地址空间中(0 x7000-0000~0x77FF-FFFF)为这两个 PCI 设备的BAR0寄存器分配基地址，分别为0x700 0-0000 和0x7100-0000。系统软件将遍历PCI总线4，并发现PCI设备41和PCI 设备42，并将这两个PCI设备的BAR0寄存器分别赋值为0x7400-0000和0x7500-0000。再次回到PCI总线0，这一次系统软件没有发现新的PCI桥，于是将初始化这条总线上的所有PCI设备。一个实际的映射关系；

在一个处理器系统中，每一个HOST主桥都管理了一颗PCI总线树，在同一颗PCI总线树上的所有PCI设备属于同一个PCI总线域。PCI 总线的所能挂接的负载与总线频率相关，其中总线频率越高，所能挂接的负载越少，但是整条总线所能提供的带宽越大。该设备可以获取PCI总线的控制权访问PCI设备，也可以被PCI设备访问。一个PCI设备可以即是主设备也是从设备，但是在同一个时刻，这个PCI设备或者为主设备或者为从设备。PCI桥仍然是PCI总线规范的精华所在，掌握PCI桥是深入理解PCI体系结构的基础。

系统软件将初始化PCI桥2的配置空间，将PCI桥2的Primary Bus Number寄存器赋值为1，而将Secondary Bus Number 寄存器赋值为2。系统软件将初始化PCI桥3的配置空间，将PCI桥3的Primary Bus Number寄存器赋值为2，而将Secondary Bus Number 寄存器赋值为3。PCI 总线 1上除了PCI桥2外，没有其他桥片，于是继续回退到PCI总线0，并将PCI桥1的Subor dinate Bus number 寄存器赋值为3。

PCI 总线定义了两类配置请求，一个是Type 00h配置请求，另一个是Type 01h配置请求PCI总线使用这些配置请求访问PCI总线树上的设备配置空间，包括PCI桥和PCI Agent设备的配置空间。Type 00h配置请求HOST主桥或者PCI桥使用Type 00h配置请求，访问与HOST主桥或者PCI桥直接相连的PCI Agent 设备或者PCI桥Type 01h配置请求。

该寄存器用来控制PCI设备占用PCI总线的时间，当PCI设备获得总线使用权，并使能Frame#信号后，Latency Timer寄存器将递减，当该寄存器归零后，该设备将使用超时机制停止[6]对当前总线的使用。PCI设备在配置寄存器没有初始化完毕之前，即E2PROM中的内容没有导入PCI 设备的配置空间之前，可以使用PCI总线规定的“Retry”周期使HOST主桥在合适的时机重新发起配置读写请求。当PCI桥1出现故障时，PCI设备11、PCI设备21和PCI设备22将不能与PCI设备01和存储器进行通信。

只有当CPU读写访问的地址范围在Outbound寄存器组管理的地址空间之内时，HOST主桥才能接收CPU的读写访问，并将CPU在存储器域上的读写访问转换为PCI总线域上的读写访问，然后才能对PCI设备进行读写操作。Inbound 寄存器组除了可以进行PCI总线地址空间到存储器域地址空间的转换之外，还可 以转换分属不同PCI总线域的地址空间，以支持PCI总线的Peer-to-Peer数据传送方式。在一颗PCI总线树上，有几个PCI桥(包括HOST主桥)，就有几条PCI总线。

放图。

在有些系统中，CPU不能访问DRAM域中的某些数据区域，所以CPU域和DRAM域地址空间并不相同。比如显卡控制器，会借用一部分DRAM的空间，这部分空间不能被CPU访问，只能被DRAM控制器访问。HOST主桥是联系存储器域与PCI总线域的桥梁，是PCI总线域实际的管理者。由一个，或者多个CPU, 再加上cache/中断控制器，以及DRAM组成；一个处理器系统中，可能存在多个HOST主桥，也就存在多个PCI总线域。cpu域边界，指的是CPU所能控制的数据完整性边界；CPU域+DRAM域。

当PCI设备11使用DMA写方式，将一组数据写入存储器时，该设备在最后一个数据离开PCI设备11的发送FIFO时，会认为DMA写操作已经完成。那就是在post操作完成后，处理器往一个地址写一个数据，然后pci设备再去读，如果是写入的数据，说明成功了，然后再发送中断。在一个处理器系统中，多数PCI设备仅使用INTA#信号，很少使用INTB#和INTC#信号，而INTD#信号更是极少使用。这个non-posted的操作，可以保证前面的操作，一定是完成了，也就是说，前面的操作，已经把总线释放了。

PCI主设备向PCI目标设备进行数据传递时，当数据到达PCI桥后，即由PCI桥接管来自上游总线的总线事务，并将其转发到下游总线。PCI 设备之间的数据传递。host桥将memory域的地址，转换成pci域的地址，产生新的写请求，发送pci 总线x0;PCI设备进行DMA操作时，使用的目的地址是PCI总线域的物理地址，而不是存储器域的物理地址。而PCI设备与主存储器进行DMA操作时，使用的也是PCI总线域的地址，而不是存储器域的地址。x1桥，往自己的下游，发送该请求，x1上的设备，同时监听这个pci写操作，

在一个处理器系统中，每一个HOST主桥都管理了一颗PCI总线树，在同一颗PCI总线树上的所有PCI设备属于同一个PCI总线域。即PCI总线地址空间该空间与memory 地址空间通过HOST主桥隔离HOST主桥的一个重要作用就是将处理器访 问的memory地址转换为PCI总线地址在HOST主桥中含有许多缓冲，这些缓冲使得处理器总线与PCI总线工作在各自的时钟频率中，彼此互不干扰HOST主桥是联系PCI总线与处理器的核心部件，掌握HOST主桥的实现机制是深入理解PCI体系结构的前提。PCIE总线的组成结构。

在一个处理器系统中，每一个HOST主桥都管理了一颗PCI总线树，在同一颗PCI总线树上的所有PCI设备属于同一个PCI总线域。PCI 总线的所能挂接的负载与总线频率相关，其中总线频率越高，所能挂接的负载越少，但是整条总线所能提供的带宽越大。该设备可以获取PCI总线的控制权访问PCI设备，也可以被PCI设备访问。一个PCI设备可以即是主设备也是从设备，但是在同一个时刻，这个PCI设备或者为主设备或者为从设备。PCI桥仍然是PCI总线规范的精华所在，掌握PCI桥是深入理解PCI体系结构的基础。

系统软件将初始化PCI桥2的配置空间，将PCI桥2的Primary Bus Number寄存器赋值为1，而将Secondary Bus Number 寄存器赋值为2。系统软件将初始化PCI桥3的配置空间，将PCI桥3的Primary Bus Number寄存器赋值为2，而将Secondary Bus Number 寄存器赋值为3。PCI 总线 1上除了PCI桥2外，没有其他桥片，于是继续回退到PCI总线0，并将PCI桥1的Subor dinate Bus number 寄存器赋值为3。

即PCI总线地址空间该空间与memory 地址空间通过HOST主桥隔离HOST主桥的一个重要作用就是将处理器访 问的memory地址转换为PCI总线地址在HOST主桥中含有许多缓冲，这些缓冲使得处理器总线与PCI总线工作在各自的时钟频率中，彼此互不干扰HOST主桥是联系PCI总线与处理器的核心部件，掌握HOST主桥的实现机制是深入理解PCI体系结构的前提。

PCI总线在配置请求总线事务的地址周期根据AD[1:0]判断当前配置请求是Type 00h还是Type 01h， 如果AD[1:0]等于0b00表示是Type 00h配置请求，如果AD[1:0]等于0b01表示是Type 01h配置请求。如果这个配置请求是直接发向PCI桥下的PCI设备时，PCI桥将接收个Type 01配置请求，并将其转换为Type 00h配置请求；PCI桥将Type 01配置请求转换为Type 00h配置请求，并将这个配置请求发送到PCI桥的Secondary Bus上。