VHDL语言设计六十进制计数器
本文档旨在使用VHDL语言设计一个六十进制计数器，并使用MAX+PlusII软件进行仿真。通过本实验，我们可以学习VHDL语言的基本语法和设计方法，并了解MAX+PlusII软件的使用。
一、实验目的
本实验的目的是设计一个六十进制计数器，并使用VHDL语言编写源程序。通过本实验，我们可以学习VHDL语言的基本语法和设计方法，并了解MAX+PlusII软件的使用。
二、程序流程图
在设计六十进制计数器时，我们需要定义实体、端口和信号。实体是计数器的主体，端口是与外部世界交互的接口，信号是计数器内部的状态。我们可以使用VHDL语言来定义实体、端口和信号，并编写源程序。
三、程序代码及注释
在编写源程序时，我们需要使用VHDL语言的基本语法，包括变量声明、赋值语句和控制语句。下面是六十进制计数器的源程序代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity count60 is
port(en, clear, clk: in std_logic;
qh: buffer std_logic_vector(3 downto 0);
ql: buffer std_logic_vector(3 downto 0);
Cout: out std_logic);
end count60;
architecture behave of count60 is
begin
Cout <= '1' when (qh="0101" and ql="1001" and en='1') else '0';
process(clk, clear)
begin
if (clear='0') then
qh <= "0000";
ql <= "0000";
elsif (clk'event and clk='1') then
if (en='1') then
if (ql=9) then
ql <= "0000";
else
ql <= ql + 1;
end if;
if (qh=5) then
qh <= "0000";
else
qh <= qh + 1;
end if;
end if;
end if;
end process;
end behave;
四、设计过程步骤
在设计六十进制计数器时，我们需要按照以下步骤进行：
步骤1：输入设计项目和存盘
打开MAX+PlusII软件，选择菜单“File ”->_“New”，出现如图1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
步骤2：将设计项目设置成工程文件
选择菜单“File ”->_“Project_”->_“Set Project to Current File”，当前的设计工程即被指定为cnt60。
步骤3：选择目标器件并编译
选择菜单“Assign ”->_“Device”，在弹出的对话框中的 “Device Family” 下拉栏中，选择MAX7000，然后在“Devices”列表框中选择芯片型号“AUTO”，按OK。
步骤4：编译源程序
选择“MAX+plusII ”下的compiler进行编译。
步骤5：建立波形文件
建立波形文件，以便在仿真时使用。
步骤6：输入信号节点
输入信号节点，以便在仿真时使用。
步骤7：设置波形参数
设置波形参数，以便在仿真时使用。
五、仿真
在设置好信号之后，即可运行仿真，仿真器输出波形图如图4所示，我们可以看到60进制计数器在累加达到59之后个位及十位均清零了，同时cout产生了一个进位信号，满足设计要求。
六、心得体会
通过本实验，我们可以初步掌握了MAX+PLUSII软件的使用，并深入地体会到VHDL语言的广泛应用。本实验设计了一个六十进制计数器，并使用MAX+PlusII软件进行仿真，满足了设计要求。同时，本实验也加深了我们对这门课程及专业知识的理解，对以后的工作学习生活都有很大的意义。
