基于TSMC18工艺的1.8v LDO电路设计及模拟：包括带隙基准电路设计与工程文件
# Cadence 1.8V LDO电路设计：从带隙基准到完整实现
最近在模拟IC设计的领域里摸爬滚打，深入研究了基于TSMC18工艺，使用Cadence Virtuoso进行1.
8V LDO（Low - Dropout Regulator）电路的设计，今天就来跟大家分享一下其中的心得与过程。
## 带隙基准电路设计
在LDO电路中，带隙基准电路可是相当关键的一环。它为整个LDO提供一个稳定的参考电压，使得输
出电压能够不受电源电压波动、温度变化等因素的干扰。
先来看一段简单的带隙基准电路设计代码片段（这里以类似Verilog - A的代码风格示意，实际Cad
ence可能使用不同描述方式）：
```verilog - a
module bandgap (
input real VDD;
output real VREF;
electrical inp, out;
parameter real R1 = 10e3;
parameter real R2 = 20e3;
parameter real R3 = 30e3;
// 定义晶体管
bjt Q1 (.,., 0, "npn");
bjt Q2 (.,., 0, "npn");
// 连接电阻和晶体管
analog begin
V(inp, 0) <+ VDD;
I(R1, inp, Q1.c) <+ (V(Q1.b, Q1.e) / R1);
I(R2, Q1.c, Q2.c) <+ (V(Q1.b, Q1.e) - V(Q2.b, Q2.e)) / R2;
I(R3, Q2.c, out) <+ (V(Q2.b, Q2.e) / R3);
VREF <+ V(out, 0);
end
endmodule
