使用verilog代码实现AXI-LITE协议

使用verilog代码实现AXI-LITE协议，包含master和slave两个部分的代码，并且设计testbench使用master模块和slave模块进行读写控制，仿真成功。 主机使用axi_lite_master文件，可以自行更改代码增加对应寄存器的控制。 从机使用axi_lite_slave文件，可以自行更改代码增加对应寄存器，并添加输出端口完成后端模块寄存器的配置。