ELECTRÓNICA DIGITAL

CÓDIGO: 243004

Fase 1 –Reconocimiento
de Sistemas de Numeración y Simplificación de Funciones Lógicas.

Presentado al tutor:
Duber Martínez Torres

Entregado por el estudiante:

Mario Cuellar Avila

Grupo: 243004_49

Universidad Nacional Abierta y a Distancia - UNAD

Escuela de Ciencias Básicas, Tecnología e Ingeniería – ECBTI
Ingeniería de Telecomunicaciones
Tunja
2024
 Introducción

En el presente trabajo, resolveremos un sistema de numeración, apoyándonos en

herramientas computacionales como el software EdaPlayGround, con el cual exploramos
la solución de circuitos lógicos y describiremos su comportamiento utilizando el lenguaje
de descripción VHDL.
Este trabajo se realiza con el propósito de adquirir y reforzar los conocimientos sobre los
métodos de simplificación mediante la conversión matemática y mapas de Karnaugh para
analizar y solucionar circuitos lógicos.
Para el desarrollo del presente trabajo, utilizaremos una estrategia basada en la consulta
de los diferentes textos y materiales suministrados por el tutor, así mismo para validar los
conocimientos teóricos, desarrollaremos ejercicios prácticos y utilizaremos herramientas
computacionales. Esto con la finalidad, de reforzar nuestros conocimientos y también
aplicar lo aprendido en un entorno práctico.
 Objetivos

General
Aplicar sistemas de numeración y métodos de simplificación lógica, mediante
conversiones matemáticas y mapas de Karnaugh, para el análisis y solución de circuitos
digitales.

Específicos

• Utilizar el software EdaPlayGround para simular y analizar circuitos digitales,

enfocándose en la representación de un problema simplificado.

• Describir el comportamiento de las solución a un problema simplificado mediante el

lenguaje VHDL, apoyándose en ejemplos, prácticas y simulaciones para reforzar la
comprensión de un circuito digital.
1. Realice las siguientes conversiones de base 10 a la base indicada, se debe colocar
el paso a paso del método matemático implementado.
Estudiante 4:
a) 524 a Hexadecimal
b) 145 a Binario
c) 62,7 a Hexadecimal
d) 222,51 a Binario
RTA:
a) 524 a Hexadecimal
524 ÷ 16 = 32 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 12 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 → 𝐶

32 ÷ 16 = 2 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
2 ÷ 16 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 2 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
20𝐶

52410 = 20𝐶16

b) 145 a Binario
145 ÷ 2 = 72 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
72 ÷ 2 = 36 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
36 ÷ 2 = 18 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
18 ÷ 2 = 9 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
9 ÷ 2 = 4 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
4 ÷ 2 = 2 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
2 ÷ 2 = 1 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
1 ÷ 2 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜

14510 = 100100012

c) 62,7 a Hexadecimal

62 ÷ 16 = 3 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 14 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 → 𝐸
3 ÷ 16 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 3 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
3𝐸
0.7 × 16 = 11.2 → 𝐵 𝑒𝑛𝑒𝑡𝑒𝑟𝑜, 0.2 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0,2 × 16 = 3,2 → 3 𝑒𝑛𝑡𝑒𝑟𝑜, 0.2 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
62,710 = 3𝐸, 𝐵316

d) 222,51 a Binario
222 ÷ 2 = 111 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
111 ÷ 2 = 55 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
55 ÷ 2 = 27 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
27 ÷ 2 = 13 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
 13 ÷ 2 = 6 𝑐𝑜𝑐𝑖𝑒𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
6 ÷ 2 = 3 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
3 ÷ 2 = 1 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
1 ÷ 2 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜

110111102
Para la fracción 0.51
0.51 × 2 = 1.02 → 1 𝑒𝑛𝑡𝑒𝑟𝑜, 0.02 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.02 × 2 = 0.04 → 0 𝑒𝑛𝑡𝑒𝑟𝑜, 0.04 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.04 × 2 = 0.08 → 0 𝑒𝑛𝑡𝑒𝑟𝑜, 0.08 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.08 × 2 = 0.16 → 0 𝑒𝑛𝑡𝑒𝑟𝑜, 0.16 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.16 × 2 = 0.32 → 0 𝑒𝑛𝑡𝑒𝑟𝑜, 0.32 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.32 × 2 = 0.64 → 0 𝑒𝑛𝑡𝑒𝑟𝑜, 0.64 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛
0.64 × 2 = 1.28 → 1 𝑒𝑛𝑡𝑒𝑟𝑜, 0.28 𝑓𝑟𝑎𝑐𝑐𝑖ó𝑛

222.5110 ≈ 11011110.10000002

2. Convierta los siguientes números a complemento a 2 con el número bits

indicados, se debe colocar el paso a paso del método matemático utilizado (Sección
3.7.2 del libro de Muñoz).
Estudiante 4:
a) -23 con 8 bits
b) -30 con 8 bits

RTA:
a) -23 con 8 bits
23 ÷ 2 = 11 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
11 ÷ 2 = 5 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
5 ÷ 2 = 2 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
2 ÷ 2 = 1 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
1 ÷ 2 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
→ 2310 = 101112
Ajuste a 8 bits
000101112
Complemento a 2
00010111 → 11101000
11101000 + 1 = 11101001

−2310 = 111010012

b) -30 con 8 bits

30 ÷ 2 = 15 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
 15 ÷ 2 = 7 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
7 ÷ 2 = 3 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
3 ÷ 2 = 1 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜
1 ÷ 2 = 0 𝑐𝑜𝑐𝑖𝑒𝑛𝑡𝑒, 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜

→ 3010 = 111102

Ajuste a 8 bits
000111102

Complemento a 2
00011110 → 11100001
11100001 + 1 = 11100010

−3010 = 111000102

3. Sea la siguiente función Boolea (Secciones 2.3 y 2.4 del libro de Muñoz):

Estudiante 4

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∑(1,3,5,7,9,11,13,15) 𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∏(3,5,7,11,13,15)

a) Utilice la técnica de mapas de Karnaught para simplificar la expresión para cada

ejercicio.
b) Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el
informe debe incluir una impresión de pantalla de la descripción en VHDL y la
simulación. (Debe incluir el enlace de la simulación)
c) Construir el esquemático de la función simplificada, utilizar un software de circuitos
(Multisim, proteus, Tinkercad).
RTA:
a) Utilice la técnica de mapas de Karnaught para simplificar la expresión para cada
ejercicio.
AB\DC 00 01 11 10

00 0 1 3 2

01 4 5 7 6

11 12 13 15 14

10 8 9 11 10
 AB\DC 00 01 11 10

00 0 1 1 2

01 4 1 1 6

11 12 1 1 14

10 8 1 1 10

𝐶𝐷 = 01 𝑦 𝐶𝐷 = 11
𝐶𝐷 = 01 𝑦 𝐶𝐷 = 11 → 𝐶
𝐹(𝐴, 𝐵, 𝐶, 𝐷) = 𝐶

b) Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el

informe debe incluir una impresión de pantalla de la descripción en VHDL y la
simulación. (Debe incluir el enlace de la simulación)
RTA:
DISEÑO Y SIMULACION FUNCIÓN BOOLEANA

Figura 1. Impresión de pantalla con la descripción de VHDL

Explicación ventana design:

Líneas implementadas Explicación
 Observamos la ventana
desing.vhd de las líneas 1 a la 6 se
encuentra los datos del estudiante.

En las líneas 8 a 11 se cargan las

librerías.

En las líneas 13 a 19 las entradas

y la salida.

En las líneas 21 a 30 está la

arquitectura utilizada.

Explicación ventana testbench:

Líneas implementadas Explicación
Observamos en la ventana
testbench.v hd en la línea 1 y se
muestran las librerías.

En la línea 8 tenemos la
arquitectura.

En las líneas 10 a 16 tenemos las

entradas y la salida.

En la línea 17 tenemos las señales

de entrada y la línea 27 la señal
de salida.

SIMULACIÓN EDAPLAYGROUND
 Figura 2: Impresión de Pantalla Simulación generado por el software.
Explicación ventana EPWave:
EPWave Explicación
En la simulación podemos
observar los valores que
toman las cuatro señales
A, B, C, D y la salida F
para los primeros 100 ns,
así mismo las entradas A,
B, C, D están en estando 0
y la salida F también está
en estado 0. Para los
siguientes 100 ns la
entrada A está en estado 1
y las entradas B, C, D
están en estado 0 y la
salida F también está en
estado 0. Para los
siguientes 100 ns la
entrada A, B está en
estado 1 y las entradas C,
D está en estado 0 y la
salida F está en estado 0.
Para los siguientes 100 ns
la entrada B está en estado
1 y las entradas A, C, D
están en estado 0 y la
 salida F está en estado 1.
Para los siguientes 100 ns
la entrada C está en estado
1 y las entradas A, B, D
están en estado 0 y la
salida F está en estado 0.
Para los siguientes 100 ns
la entrada D está en estado
1 y las entradas A, B, C
están en estado 0 y la
salida F está en estado 1.
Para los siguientes 100 ns
las entradas A, C está en
estado 1 y las entradas B,
D están en estado 0 y la
salida F está en estado 0.
Para los siguientes 100 ns
las entradas B, D está en
estado 1 y las entradas A,
C están en estado 0 y la
salida F está en estado 0.
Para los siguientes 100 ns
las entradas A, B, C, D
está en estado 1 y la salida
F está en estado 0.

https://www.edaplayground.com/x/VJxM

Figura 3: Impresión de Enlace de la Simulación generado por el software.

c) Construir el esquemático de la función simplificada, utilizar un software de circuitos

(Multisim, proteus, Tinkercad).
RTA:
 Esquema Funciones simplificadas
Tabla 4. Problemas simplificados
En una instalación de energía solar, se cuenta con tres grupos de paneles solares, cada
uno equipado con un sensor. Estos sensores se activan (1) cuando el grupo funciona
correctamente y se desactivan (0) en caso de detectar un fallo. Diseña un circuito lógico
que, a partir de la información proporcionada por estos sensores, active una señal en las
siguientes condiciones:

a) Si solo uno de los grupos presenta un fallo.

b) Si dos o más grupos experimentan fallos simultáneamente.

Diseña un circuito lógico que cumpla con estas condiciones y realiza las siguientes
tareas:

• Define una tabla de verdad que modele el comportamiento del sistema con tres
entradas correspondientes a los sensores de los grupos y una salida indicando la
activación de la señal.

• Simplifica la tabla de verdad utilizando mapas de Karnaugh.

• Implementa la función lógica resultante en VHDL.

• Simula el diseño en EDAPLAYGROUND para comprobar su correcto

funcionamiento.

RAT:

• Define una tabla de verdad que modele el comportamiento del sistema con tres
entradas correspondientes a los sensores de los grupos y una salida indicando la
activación de la señal.

RTA:

• A, B, C son los sensores de los tres grupos de paneles solares.

• 1 es el grupo que funciona correctamente.
• 0 es el grupo que falla
 • F1 es la salida que se activa si solo un grupo está fallando.
• F2 es la salida que se activa si dos o más grupos están fallando.

A B C F1 (Solo un Fallo) F2 (Dos o más Fallos)

0 0 0 0 1

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 0 0

• Simplifica la tabla de verdad utilizando mapas de Karnaugh.

RTA:

Mapa de Karnaugh Para F1 (Solo un Fallo)

AB\C 0 1

00 0 1

01 1 0

11 0 0

10 1 0

Expresión simplificada para F1:

𝐹1 = 𝐴´𝐵´𝐶 + 𝐴´𝐵𝐶´ + 𝐴𝐵´𝐶´

Mapa de Karnaugh Para F2 (Dos o más Fallos)

AB\C 0 1

00 1 0

01 0 1

11 1 0

10 0 1

Expresión simplificada para F2:

 𝐹2 = 𝐴´𝐵´ + 𝐵𝐶

• Implementa la función lógica resultante en VHDL.

• Simula el diseño en EDAPLAYGROUND para comprobar su correcto

funcionamiento.

RTA:

DISEÑO Y SIMULACION SISTEMA DE PANEL SOLAR

Figura 1. Impresión de pantalla con la descripción de VHDL

Explicación ventana design:

Líneas implementadas Explicación
 Observamos la ventana desing.vhd
de las líneas 1 a la 6 se encuentra
los datos del estudiante.

En las líneas 8 a 11 se cargan las

librerías.

En las líneas 13 a 19 las entradas y

la salida.

En las líneas 21 a 33 está la

arquitectura utilizada.

Explicación ventana testbench:

Líneas implementadas Explicación
Observamos en la ventana
testbench.v hd en la línea 1 y se
muestran las librerías.

En la línea 8 tenemos la
arquitectura.

En las líneas 10 a 16 tenemos las

entradas y la salida.

En la línea 17 tenemos las señales

de entrada y la línea 27 la señal de
salida.
 Figura 2: Impresión de Pantalla Simulación generado por el software.

Explicación ventana EPWave:

EPWave Explicación
En la simulación
podemos observar los
valores que toman las
tres señales A, B, C y las
salidas F1, F2 para los
primeros 100 ns, así
mismo las entradas A,
B, C están en estando 0
y la salida F1 también
está en estado 0 y la
salida F2 está en estado
1. Para los siguientes
100 ns la entrada C y las
salidas F1, F2 están en
estado 1, y las entradas
A, B están en estado 0.
Para los siguientes 100
ns la entrada C y la
salida F1 están en estado
1, y las entradas A, B y
la salida F2 están en
estado 0. Para los
siguientes 100 ns las
 entradas B, C y la salida
F2 están en estado 1, y
la entrada A y la salida
F1 están en estado 0.
Para los siguientes 100
ns la entrada A y la
salida F1 están en estado
1, y las entradas B, C y
la salida F2 están en
estado 0. Para los
siguientes 100 ns las
entradas A, C están en
estado 1, y la entrada B
y las salidas F1, F2 están
en estado 0. Para los
siguientes 100 ns las
entradas A, B están en
estado 1, y la entrada C
y las salidas F1, F2 están
en estado 0. Para los
siguientes 100 ns las
entradas A, B, C y la
salida F2 están en estado
1, y la salida F1 está en
estado 0.

https://www.edaplayground.com/x/bsv9

Figura 3: Impresión de Enlace de la Simulación generado por el software.

5. Sea la siguiente función Booleana, en donde los primeros términos son los
mintérminos (m) y los segundos (d) son condiciones libres (Sección 2.4.3):

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∑(4,57,12,14,15) + ∑ (3,8,10)

𝑑
a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En

el informe debe incluir una impresión de pantalla de la descripción en VHDL , la
simulación y enlace de la simulación.

RTA:

a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

RTA:

AB\CD 00 01 11 10

00 0 1 d 0

01 1 1 d 0

11 1 1 1 1

10 0 d 1 0

• 1: Minitérminos (4,5,7,12,14,15)
• D: Condiciones libres (3,8,10)

Grupo 1:

𝐴𝐵 = 01, 𝐶𝐷 = 00 𝑦 𝐴𝐵 = 01, 𝐶𝐷 = 01 → 𝐴´𝐵

Grupo 2:

𝐴𝐵 = 11, 𝐶𝐷 = 00, 𝐴𝐵 = 11, 𝐶𝐷 = 01, 𝐴𝐵 = 11, 𝐶𝐷 = 11, 𝐴𝐵 = 11, 𝐶𝐷 = 10 → 𝐴𝐵

Grupo 3:
𝐴𝐵 = 01, 𝐶𝐷 = 11 𝑦 𝐴𝐵 = 11, 𝐶𝐷 = 11 → 𝐵𝐷

Expresión simplificada en forma SOP

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = 𝐴´𝐵 + 𝐴𝐵 + 𝐵𝐷

b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el

informe debe incluir una impresión de pantalla de la descripción en VHDL, la
simulación y enlace de la simulación.

RTA:

DISEÑO Y SIMULACION FUNCIÓN BOOLEANA

 Figura 1. Impresión de pantalla con la descripción de VHDL

Explicación ventana design:

Líneas implementadas Explicación
Observamos la ventana
desing.vhd de las líneas 1 a la 6
se encuentra los datos del
estudiante.

En las líneas 8 a 11 se cargan las

librerías.

En las líneas 13 a 19 las entradas

y la salida.

En las líneas 21 a 30 está la

arquitectura utilizada.

Explicación ventana testbench:

 Líneas implementadas Explicación
Observamos en la ventana
testbench.v hd en la línea 1 y se
muestran las librerías.

En la línea 8 tenemos la
arquitectura.

En las líneas 10 a 16 tenemos las

entradas y la salida.

En la línea 17 tenemos las

señales de entrada y la línea 27 la
señal de salida.

Figura 2: Impresión de Pantalla Simulación generado por el software.

Explicación ventana EPWave:

EPWave Explicación
En la simulación
podemos observar los
valores que toman las
cuatro señales A, B, C,
D y la salida F para los
primeros 100 ns. Para
los siguientes 100 ns
las entradas A, B, C, D
y la salida F están en
estado estado 0. Para
los siguientes 100 ns la
entrada D está en
estado 1 y las entradas
A, B, C y la salida F
están en estado 0. Para
los siguientes 100 ns la
entrada C está en
estado 1 y las entradas
A, B, D y la salida F
están en estado 0. Para
los siguientes 100 ns
las entradas C, D están
en estado 1 y las
entradas A, B y la
salida F están en
estado 0. Para los
siguientes 100 ns la
entrada B y la salida F
están en estado 1 y las
entradas A, C, D están
en estado 0. Para los
siguientes 100 ns las
entradas B, D y la
salida F están en
estado 1 y las entradas
A, C están en estado 0.
Para los siguientes 100
ns las entradas B, C y
la salida F están en
estado 1 y las entradas
A, D están en estado 0.
Para los siguientes 100
ns las entradas B, C, D
y la salida F están en
estado 1 y la entrada A
está en estado 0. Para
 los siguientes 100 ns la
entrada A está en
estado 1 y las entradas
B, C, D y la salida F
están en estado 0.

https://www.edaplayground.com/x/TqJn

Figura 3: Impresión de Enlace de la Simulación generado por el software.

 Conclusiones

• En el desarrollo de la actividad logre conocer los conceptos básicos sobre el

sistema de numeración y métodos de simplificación

• Reforcé los conceptos en el uso de software de simulación EdaPlayGround.

• Analicé y comprendí los diferentes estados de una circuito lógico.

 Referencias bibliográficas
• Recabarren, P. G. (2020). Introducción a la electrónica digital: teoría, circuitos y
ejercicios de aplicación: Jorge Sarmiento Editor - Universitas. (Capítulo 1, pp 27-44)
https://elibro-net.bibliotecavirtual.unad.edu.co/es/ereader/unad/172319?page=2

• Rodríguez, O. (2018). Sistemas embebidos con VHDL. Editorial Parmenia, Universidad

La Salle México. (Capítulo 2, pp.78-99).https://elibro-
net.bibliotecavirtual.unad.edu.co/es/ereader/unad/183494?page=129

• Tocci. R. (2017). Sistemas Digitales: Principios y Aplicaciones. (Capítulo 3, pp 104-

183) https://ebooks7-24-
com.bibliotecavirtual.unad.edu.co/stage.aspx?il=7393&pg=&ed=

• Maxinez, D. (2015). Programación de sistemas digitales con VHDL. (Capítulo 2, y 9,

pp.27-36, 209-216) https://elibro-
net.bibliotecavirtual.unad.edu.co/es/ereader/unad/39460?page=1