TCL中关于管脚（Ports）的一些使用方法？

前言

逻辑短文系列第三篇，显然，没有规律，让我随时可以输出一些东西，而不必想文章的主题，放在哪一篇中的哪一块等，自由。

逻辑设计中复位的稳妥处理方法？

逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？

这一片就更加的简短了，只讲一个知识点，或者记录一个知识点，因为后面我也可能会忘掉，没关系，手熟即可。

下次想用了，且忘了，可以再翻看一下。

正文

同样，以Xilinx的例程，wavegen为例，其顶层模块的端口为：

`timescale 1ns/1ps


module wave_gen (
  input            clk_pin_p,      // Clock input (from pin)
  input            clk_pin_n,      //   - differential pair
  input            rst_pin,        // Active HIGH reset (from pin)

  // RS232 signals
  input            rxd_pin,        // RS232 RXD pin
  output           txd_pin,        // RS232 RXD pin

  // Loopback selector
  input            lb_sel_pin,     // Loopback selector 

  // DAC output signals
  output           spi_clk_pin,    /