【DRAM存储器三十】DDR4介绍-DDR4 SDRAM的主要技术特性之bank group，为什么要搞个group出来？

参考： https://www.synopsys.com/designware-ip/technical-bulletin/ddr4-bank-groups.html https://blog.csdn.net/hbcbgcx/article/details/85319014 DDR4中的BANK GROUP设计来自于GDDR5显卡设计原理。 第五版图形用双倍数据传输率存储器（Gra...

分别从四阶段，一步一步详解。

DDR4 SDRAM 采用的 bank groups 特性借鉴自 GDDR5 图形内存。要理解 bank groups 的必要性，首先要理解 DDR SDRAM prefetch（预取）的概念。Prefetch 描述的是每次执行列读写命令时获取的数据字数。由于 DRAM 核心比接口慢得多，通过并行访问信息然后串行输出到接口来弥补这一差距。

Bank Group

FROM：https://www.synopsys.com/designware-ip/technical-bulletin/ddr4-bank-groups.html#:~:text=Prefetch%20is%20the%20term%20describing%20how%20many%20words,parallel%20and%20then%20serializing%20it%20out%20the%20interface. DDR4 represents the most complex DR

一直很困惑，DDR4中的Bank Group到底有什么作用，按照规范中描述的内容，可知道Bank Group提高效率的主要方法是使得跨Bank Group的命令延时可缩小至4个周期。这样就可以使得DQ总线上，在连续访问时可无缝的连续传输。 那么我的问题是：在DDR3-1600中，tCCD就可以实现最小值为4，那么在DDR4-1600中同一个Bank Group中的tCCD_L却达到了5，不是很理解

简述LPDDR4的基本架构和镁光某型号LPDDR4颗粒的基本特性

简述LPDDR5的三种bank架构及其特点

这篇文章来至“脚本之家”。 关于内存Bank的探讨 目前很多人对内存Bank(电脑系统与内存之间数据总线的基本工作单位)都有一种误解，认为单面内存就是单Bank，双面内存就是双Bank的。其实这种观念是不对的，内存的Bank(指物理Bank)数和内存颗粒的面无关，它们之间有什么联系呢？ 要讲清这个问题，就要提到内存的逻辑Bank，下面就给大家介绍一下物理Bank和逻辑Bank的概念。在介绍之前

它将多个Bank组合在一起形成一个Bankgroup，目的是为了进一步提高内存访问的并行性和带宽。DDR的bankgroup可以理解为是将颗粒分成了group进行操作，也可以抽象成是把黑色颗粒chip内又独立成了各个单独的小颗粒，即各个bankgroup。我们每次发送的读写命令都是操作的各个颗粒里面同一个位置的bank。比如chip0的bank3，chip1的bank3，chip2的bank3…：Bankgroup包含多个Bank，可以理解为Bank的上一级组织结构。

DDR/GDDR/HBM请参考文献 1.ddr的层级结构 一个soc或者PC上的ddr都是有很多颗ddr single chip组成的。这么多颗ddr又组成了不同的层级。这些层级从大到小分为： channel->rank->chip->bank->row->col->cell 其中channel->rank->chip是ddr颗粒(就是单颗ddr，对应上图中黑色方块)之外的层级，bank->row->col->cell是ddr颗粒

计算机以及手机系统性能的改善，不仅仅取决于cpu处理器主频的提升，还与cpu和内存之间的访问速度密切相关。SDRAM: Synchronous Dynamic Random Access Memory,同步动态随机存取存储器，同步是指Memory工作需要同步时钟，内部命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。通常用来作为电脑的内存使用。

DDR5是一种正在开发的高宽带电脑存储器规格，它属于SDRAM家族的存储器产品。DDR5 SROM的主要特性是工作容量，而不仅仅是更高的性能和更低的功耗。DDR5预计带来4266至6400MT/s的I/O速度，电源电压降至1.1v,允许波动范围在3%。每个模块使用两个独立的32/40为通道。此外，DDR5将具有改进的命令总线效率，更好的刷新方案以及增加的存储体组以及获得额外的性能。