FPGA实现LVDS接口（3）--ODDR原语的介绍及使用（仿真/源码）

最新推荐文章于 2024-10-30 08:27:09 发布
最新推荐文章于 2024-10-30 08:27:09 发布
阅读量6.7k 收藏 1
点赞数 2
CC 4.0 BY-SA版权
分类专栏： FPGA接口与协议 文章标签： fpga开发 Xilinx FPGA IC select IO SERDES LVDS
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/wuzhikaidetb/article/details/140747597

目录

1、ODDR是什么？

2、ODDR的使用

2.1、OPPOSITE_EDGE模式

2.2、SAME_EDGE模式

3、对ODDR的仿真分析

3.1、OPPOSITE_EDGE模式的仿真结果

3.2、SAME_EDGE模式的仿真结果

4、ODDR在FPGA底层的布局和布线

5、源码下载

        总目录点这里：《FPGA接口与协议》专栏的说明与导航

1、ODDR是什么？

        在此之前，强烈建议你先看看这篇关于IDDR的文章：FPGA实现LVDS接口（2）--IDDR原语的介绍及使用（仿真/源码）

        

了解本专栏 订阅专栏 解锁全文 超级会员免费看
FPGA实现LVDS接口（5）--ODELAYE2原语的介绍及使用（仿真/源码）
孤独的单刀
07-31 1806
FPGA实现LVDS接口（5）--ODELAYE2原语的介绍及使用（仿真/源码）
从底层结构开始学习FPGA----ODDR原语的介绍及使用（仿真/源码）
孤独的单刀
08-09 980
ODDR是Xilinx7系列FPGA的一个底层原语，它的功能就是把FPAG内部的单沿信号转换为双沿信号输出给外部设备进行使用，即完成输入的SDR信号到输出的DDR信号的转换
ODDR2原语使用方法
weixin_43813325的博客
05-27 9221
前言 写出这篇博客是因为在spartan6使用中，发现PLL产生的时钟不能直接接在通用I/O管脚上，两者之间通常会加上ODDR2缓冲来实现连接。 ODDR2模块 通过查看spartan6 selectio可知道ODDR2原语使用规则，其输入输出端口如下： 其引脚定义如下： ① D0、D1 : 输入数据； ② C0、C1 :输入时钟，C1是相对于C0的180°反相； ③ CE: 时钟使能，高电平有效； ④ R : 复位，通常设置1’b0； ⑤ S : 通常设置1’b0,R S不能同时为高； ⑥
Xilinx 7series FPGA SelectIO资源--ODDR
卷舒开合任天真
07-05 9869
OLOGIC 资源 OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC2(位于HR I/O banks)。在本文的下述论述中，除非特殊说明，OLOGIC2和OLOGIC3在功能和端口上都是相同的。 OLOGIC2和OLOGIC3不属于原语，正因为这样，所以
VIVADO IDDR与ODDR原语的使用
zhangningning1996的博客
03-17 1万+
IDDR与ODDR简单的应用项目简述 项目简述 在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单沿变双沿的方法，也就是使用原语进行一些列的操作。本次实验的主要内容如下： 以千兆网RGMII为...
Xilinx IDDR与ODDR原语的使用
qq_40268672的博客
12-26 1万+
IDDR原语 如图所示，IDDR原语的输入输出包括D,CE,C,S,R,Q1,Q2，其中，D为输入的双倍速率的数据，即D在时钟的上升沿和下降沿都会发生切换，一个时钟周期发送2bit数据，CE为时钟使能信号，C为时钟信号，S,R为复位和置位信号，Q1,Q2为单倍速率的输出数据。 IDDR主要有三种工作模式，分别是：OPPOSITE_EDGE, SAME_EDGE，SAME_EDGE_PIPELINED 。 下面分别作一介绍： 1.OPPOSITE_EDGE 在该模式下，上升沿采样到的数据(如DOA)和下降
《FPGA接口与协议》专栏的说明与导航
热门推荐
孤独的单刀
09-07 16万+
《FPGA接口与协议》专栏的说明与导航（建议阅读）。
Xilinx 7系列FPGA中ODDR的介绍（一）
最新发布
郝旭帅电子设计团队的博客
10-30 504
本篇主要讨论Xilinx 7系列FPGA中ODDR的介绍（一）。
FPGA实现LVDS信号输出 LCD 控制器 verilog
07-09
FPGA实现LVDS信号输出，可输出所需要的RGB等画面，LVDS是单通道输出 verilog 控制24寸TFT
FPGA结构分析——ODDR，网口储备点2
Verilog例化说明
08-31 4704
FPGA结构分析，ODDR
基于FPGA的 SelectIO IP核 的仿真验证-----（ LVDS差分高速传输）
qq_43618170的博客
10-12 1万+
SelectIO IP核 的仿真验证
Xilinx原语——IDDR与ODDR的使用（Ultrascale系列）
qq_42224089的博客
06-06 6418
本文介绍了Xilinx Ultrascale系列器件中IDDR与ODDR的使用方法。IDDR有三种工作模式：OPPOSITE_EDGE（Q1/Q2在不同边沿变化）、SAME_EDGE（Q1/Q2在上升沿变化但相差一个周期）、SAME_EDGE_PIPELINED（Q1/Q2在同一上升沿变化）。ODDR仅支持OPPOSITE_EDGE模式，在上升沿输出D1，下降沿输出D2。文中提供了Verilog原语代码和时序图说明各模式特点，并包含仿真测试代码示例，帮助开发者正确使用这些DDR寄存器实现数据双倍速率传输。
xilinx原语详解及仿真之ODDR
详解FPGA及硬件电路开发
12-08 6978
ODDR与IDDR相似，更加简单，实现在时钟信号单沿采集的信号转换为双沿采集的信号输出，在HDMI，千兆网协议中较为常用。
xilinx FPGA中oddr，idelay的用法详解
HackEle的博客
01-20 755
点击蓝字关注我们关注、星标公众号，精彩内容每日送达 来源：网络素材我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制...
FPGA双边沿发送之ODDR原语实现
CyberByte的博客
08-06 460
在FPGA设计中，使用寄存器类型的管脚来获取输入和输出数据是一种常见的方法。在这种情况下，可以使用FPGA中的寄存器类型的双边沿数据发送器（ODDR）原语来实现。ODDR原语是FPGA中特定功能的硬件模块，它可以将数据从单个时钟域传递到另一个时钟域。请注意，上述代码仅是示例，具体的实现可能因所使用的FPGA平台和设计需求而有所不同。来实现状态的切换和数据的存储。时，表示数据已发送，并且在下一个时钟上升沿时，状态切换到。时，表示数据已发送反转，下一个时钟上升沿时，将状态切换回。，并存储新的输入数据。
FPGA中的ODDR原语是干嘛用的？
scottar的博客
11-11 7544
文章目录pll 锁相环实验锁相环的作用ip core——clock wizardclk_wiz 例化oddr 原语oddr 的作用 pll 锁相环实验 锁相环的作用 他的基本的作用是实现频率的变换 ip core——clock wizard 配置好时钟的输入，我的板子，采用的是artix-7 系列的，板级 有200M的差分时钟的输入。 clk_wiz 例化 clk_wiz_0 clk_wiz_0_inst (// Clock in ports .clk_in1 (sys_c
IDDR、ODDR、IDEALY2和ODELAY2详解
m0_56222647的博客
03-24 8678
本文参考XILINX手册UG471。
Spartan-6 FPGA LVDS仿真实现及Modelsim文件分享
通过这份资源，设计者可以学习到如何配置和使用FPGA内部的串行收发器，完成LVDS接口的设计，以及如何编写和运行仿真测试，来确保设计满足性能要求。这对于在高速数据通信领域工作的工程师来说，是一个非常有价值的...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

孤独的单刀

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值