FPGA设计之跨时钟域(CDC)设计篇(4)----多bit信号的跨时钟域(CDC)处理方法(手撕代码)

1、为什么多bit信号跨时钟域与单bit不同 ?

        跨时钟域的处理可以分为两个大类:单Bit信号跨时钟域处理、多Bit信号跨时钟域处理。分类的原因是多bit信号的传递不光只有亚稳态这一个问题,还可能会因为多个信号之间由于工艺、PCB布局等因素导致的信号传输延时(skew)的存在,从而导致信号被漏采或者错采

        我们来看下图。图中设计的本意是在aclk domain(目的时钟域) 当en为1,load也为1的时候,采样输入的adata。信号 b_en 和 b_load 在 b时钟域(源时钟域)内是符合一个cycle内同时为1的条件的,但是由于在 b时钟域内的 skew,导致经过简单的两级寄存器同步器同步到 a时钟 域后,信号 aq2_load和aq2_en 在不同的时钟周期出现,从而无法成功采样数据。

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