晶圆级MOSFET的直接漏极设计

文章来源：学习那些事

原文作者：小陈婆婆

本文主要讲述什么是晶圆级芯粒封装中的分立式功率器件。 分立式功率器件作为电源管理系统的核心单元，涵盖二极管、MOSFET、IGBT等关键产品，在个人计算机、服务器等终端设备功率密度需求攀升的当下，其封装技术正加速向晶圆级芯片级封装演进——通过缩小体积、提升集成效率，满足设备小型化与高性能的双重需求。

本文分述如下：

分立式功率WLCSP的介绍

分立式功率WLCSP设计结构

晶圆级MOSFET的直接漏极设计

分立式功率WLCSP的介绍

分立式功率器件作为电力电子系统的核心元件，其封装技术正经历从传统模制封装向晶圆级芯片级封装（WLCSP）的深刻变革。早期分立式功率器件以SOT、TO、SO、QFN等模制封装为主，依赖环氧模塑复合物（EMC）提供机械保护，但EMC的低热导率限制了其在高电流密度场景的应用。随着第三代半导体材料（SiC、GaN）的突破，以及电动汽车、5G基站、数据中心等新兴领域对功率密度和能效的严苛要求，WLCSP技术凭借其高集成度、低热阻、低寄生电感等优势，逐步成为分立式功率封装的主流方向。

2025年，WLCSP技术已实现从消费电子向高端工业、汽车电子的全面渗透。在电动汽车领域，SiC MOSFET与WLCSP的结合，将800V高压平台车型的单车功率器件价值量提升至600美元，比亚迪半导体、士兰微等企业通过“芯片设计-晶圆制造-模块封装”全链条布局，车规级SiC器件良率突破90%，成本较进口产品降低40%。在5G基站中，GaN HEMT器件借助WLCSP封装，实现高频、高速开关性能，信号损耗降至0.15dB/mm，支撑毫米波天线的高效传输。此外，数据中心电源架构升级至48V，GaN器件在单机架功率密度从10kW提升至100kW的过程中发挥关键作用，推动PUE值优化。

技术层面，WLCSP工艺持续创新。晶方科技通过12英寸晶圆级硅通孔（TSV）技术，实现车载CIS封装的超薄化与高可靠性，支撑智能驾驶对高精度传感器的需求。盛合晶微开发的三维集成平台，借助混合键合技术将互联密度提升至百万级触点/mm²，较传统工艺提升300%，并通过真空等离子技术将焊盘氧含量压降至0.1at%以下，根治封装分层难题。在GaN器件领域，光电化学电镀工艺实现焊料与底层金属（UBM）的共沉积，减少工艺步骤，降低热阻与电感，满足高频应用需求。

分立式功率WLCSP设计结构

分立式功率晶圆级芯片级封装（WLCSP）的设计结构正朝着更高集成度与电气性能优化的方向演进，其技术路径可划分为三大核心方向。

首先，标准分立式功率WLCSP以垂直双扩散金属氧化物半导体（VDMOSFET）架构为基础，通过焊料凸点实现源极与外部电路的互联。

此类设计中，漏极位于晶圆背面，源极与栅极通过铝焊盘（厚度2.5-5μm）及双苯并环丁烯（BCB）钝化层与前端凸点连接，焊料凸点高度控制在150-300μm区间，兼容有铅/无铅材料。凸点下金属层（UBM）采用钛/铜/镍/金多层结构，既确保与铝焊盘的附着强度，又为钎焊提供低阻抗界面。硅通孔（TSV）技术在此类设计中逐步渗透，通过沟槽结构将背面漏极金属化层延伸至前端，实现垂直电流路径的优化。

其次，功率MOSFET球栅阵列（BGA）封装通过引线框架重构电流路径，解决了传统WLCSP背面漏极难以表面贴装的痛点。

其核心工艺包括引线框架预涂钎剂、焊球回流、芯片贴装及激光打标等步骤。

此类设计将漏极连接至引线框架折叠端，源极与栅极通过键合线或金属夹实现前端互联，焊球直径通常为0.5-1.0mm，间距0.8-1.27mm。相较于标准WLCSP，BGA方案的热阻降低30%-40%，寄生电感减少至1nH以下，适用于高电流密度场景如电动汽车主驱逆变器。行业案例显示，英飞凌OptiMOS BGA系列在48V通信电源中实现99.3%的转换效率，温升较传统TO-263封装低15℃。

第三类设计聚焦于漏极前端化技术，通过横向漏极布局（LDMOSFET）或TSV垂直互联实现源、栅、漏三极同侧集成。

LDMOSFET横向架构虽受限于低电压场景（<100V），但在射频前端模块中展现出优势，如Qorvo的GaN HEMT WLCSP在5G基站PAU中实现20dB增益与40%效率。而TSV技术则突破电压限制，通过深槽刻蚀与铜填充实现漏极金属层的前端引出，如安世半导体推出的TSV-WLCSP在1200V SiC MOSFET中实现垂直电流路径缩短50%，开关损耗降低至传统封装的60%。此类设计结合铜柱凸点技术，进一步将互联密度提升以满足服务器电源模块对高密度集成的需求。

行业最新动态显示，2025年分立式功率WLCSP技术呈现三大趋势：其一，混合键合技术（Hybrid Bonding）在12英寸晶圆级封装中实现铜-铜直接互联，触点密度突破1000/mm²，较传统微凸点提升3倍；其二，真空等离子活化工艺将UBM与凸点界面氧含量降至0.05at%，根治分层失效问题；其三，光电化学沉积（PECD）技术实现UBM与焊料共生长，简化工艺流程并降低热阻。

晶圆级MOSFET的直接漏极设计

分立式功率晶圆级芯片级封装（WLCSP）的直接漏极设计正成为突破传统垂直架构性能瓶颈的关键技术路径，其核心在于通过三维互联重构电流路径，实现更优的电气特性与热管理效率。

在标准VDMOSFET WLCSP中，漏极位于晶圆背面，这一布局虽简化了垂直电流传导，但在表面贴装应用中需通过引线框架或金属夹实现前端互联，导致寄生参数增加。为解决此问题，直接漏极设计通过硅通孔（TSV）技术将背面漏极金属层延伸至前端，形成源、栅、漏三极同侧集成的创新架构。

此类设计以垂直双扩散金属氧化物半导体（VDMOSFET）为基础，通过深槽刻蚀与铜填充工艺构建TSV互联通道，将背面漏极金属（厚度通常为3-5μm）与前端铝焊盘（2.5-5μm）直接连接，焊料凸点高度控制在150-300μm区间，兼容有铅/无铅材料体系。相较于横向漏极布局的LDMOSFET方案，TSV直接漏极设计在保持超薄封装（厚度<0.5mm）的同时，将导通电阻降低20%-30%，并支持100V至1200V的宽电压范围应用，尤其适用于电动汽车主驱逆变器、光伏逆变器等高功率密度场景。

进一步的技术演进体现在空腔式直接漏极结构设计。

该方案通过晶圆级刻蚀在硅基板表面形成微腔，深度精准控制至暴露背面漏极金属层，腔壁通过化学气相沉积（CVD）形成二氧化硅或氮化硅介电层，随后嵌入金属壁（钛/铜/镍复合结构）以增强机械支撑。焊料微凸点（直径50-100μm）通过自对准工艺落入腔内，底部与背面漏极金属形成欧姆接触，侧面则与金属壁形成低阻抗互联。此设计将封装厚度压缩至0.3mm以下，寄生电感降至0.5nH，电容耦合效应减少40%，同时通过大面积源极贴装（>80%封装底面）实现热阻降低至2℃/W，满足5G基站射频功率放大器（PAU）对高频（>3GHz）高效运行的需求。行业案例显示，采用此技术的Wolfspeed SiC MOSFET WLCSP在1700V应用中实现99.5%的转换效率，温升较传统TO-247封装低20℃。