STUDENT PROFESSIONAL CONTEST THE 24th EDITION, ORADEA, 22nd‐25th APRIL 2015 
Organizers:   University of Oradea 
Politehnica University of Bucharest ‐ Electronics, Telecommunications and  
Information Technology Faculty 
  Center of Technological Electronics and Interconnection Techniques 
 

1 General description of the project

The project goal is to design and generate layout and fabrication files for the PCB of an IOT Device (Internet‐of‐Things Device). 
io 

 
Figure 1. Schematic of the IOT Device. 
 
 
Page | 1  
 
The IOT Device consists in: 
1. A microcontroller (IC1) for acquiring data from sensors, management of the TCP/IP stack and hosting an application 
software; 
2. A Ethernet interface circuit (ENC28J60‐SO) for Internet connection through a RJ45 connector; 
3. Four thermocouple measurement circuits (MAX6675) with serial interface; 
4. A switch‐mode power supply; 
5. Connectors (for power supply, I/O signals); 
The IOT Device – powered from a single 12V supply – can acquire 12 Analog Input signals, 4 thermocouple measurements 
and one isolated discrete input. The application SW hosted by the microcontroller can process these signals and can make 
them available to worldwide access through the Ethernet connection. 
 
The PCB of the IOT Device should be 120 x 80 mm in order to fit in a plastic enclosure. All I/O connectors should be placed as 
specified in figure 2. The PCB should also provide 4 holes (4mm diameter) as specified below. All components will be placed 
on the top side. 
 

 
Figure 2. Top view of the IOT Device PCB.  
 

2 General requirements
GEN‐001  The design order is mandatory: libraries, schematic design, transfer procedure, layout design and post‐
processing activities. 
GEN‐002  All dimensions should be considered in metric system.

3 Schematic design specifications (80 points)

SCH‐001  The schematic project will be created using any CAD system accepted in the contest. (60 points)
SCH‐002  The components IC1, IC2 and ENC28J60‐SO will be created in a new library named with the last name 
(surname/family name) of the contestant. (10 points) 
SCH‐003  The schematic should be drawn in a clear manner, e.g.: all references and values should have proper 
size and orientation, un‐necessary crossings should be avoided. (10 points) 
Notes: the schematic should be electrically correct, clean and readable. The main purpose is to generate a correct netlist for 
PCB design but it should also provide a clear representation of functionality. 

Page | 2  
 
4 Mechanical design specifications (6 points)
MEC‐001  PCB geometry is specified in figure 2. Accepted tolerance is +0.1 mm. (2 points) 
MEC‐002  The PCB should have 4 holes (4 mm diameter) for PCB fixing screws and should accommodate all 4
screws in order to be fixed firmly. Avoid placing components on a 4 mm radius around holes. (2 points) 
MEC‐003  The I/O connectors (X1..X17, RJ45 and POWER JACK) should be placed as specified in figure 2. (2 points)

5 Layout design specifications (152points)

General rules: Critical signal traces should be kept as short as possible to decrease the likelihood of being affected by high
frequency noise from other signals, including noise carried on power and ground planes. Keeping the traces as short as possible
can also reduce capacitive loading. Since the transmission line medium extends onto the printed circuit board, special attention
must be paid to layout and routing of the differential signal pairs.

PCB‐001  Components footprints and layout guidelines are specified in the attached datasheets. (20 points)
PCB‐002  The layout design should take into consideration the next stack up:
• Layer 1 is a signal layer. It can contain the differential analog pairs from the Ethernet device to 
the magnetics module, or to an optical transceiver. Copper thickness is 0.05 mm; 
• Layer 2 is a signal ground layer. Chassis ground may also be fabricated in Layer 2 under the 
connector side of the magnetics module. Copper thickness is 0.05 mm; 
• Layer 3 is used for power planes. Copper thickness is 0.05 mm; 
• Layer4 is a signal layer. Copper thickness is 0.05 mm; 
Minimum copper width is 0.150 mm and minimum clearance is 0.150 mm.  (4 points) 
PCB‐003  Vias connecting electrical layers should be sized according to trace electrical characteristics or 
requirements, with a minimum annular ring of 0.15 mm. (2 points) 
PCB‐004  Placement should follow the instructions given in figure 2. (10 points)
PCB‐005  All IC’s should have a silkscreen marking for their reference pin (pin 1). (4 points) 
PCB‐006  Minimum distance between 2 adjacent components is 0.5 mm. (4 points)
PCB‐007  Minimum distance between components (including test pads) and outline of the PCB is 3 mm, except
for the Xn, Ethernet and Power connectors. (2 points) 
PCB‐008  A 10 mm x 10 mm copper area, covered by solder mask, should be placed on the PCB (for data matrix 
code). (2 points) 
PCB‐009  IC3 should be provided with proper thermal pads/areas/clearance for cooling: 20 mm x 10 mm thermal 
area (both sides) and 0.3 mm drills for thermal vias on a 1.27 mm grid. (10 points) 
PCB‐010  TPOUT+, TPOUT‐, TPIN+, TPIN‐ should be routed as differential pairs. Each pair of signal should have a 
differential impedance of 100 Ω. +/‐ 15%. If a particular tool cannot design differential traces, it is 
permissible to specify 55‐65 Ω single‐ended traces as long as the spacing between the two traces is 
minimized (0.2 mm maximum). (12 points) 
PCB‐011  The overall length of differential pairs should be less than 100 mm measured from the Ethernet device 
to the magnetics. The differential traces (within each pair) should be equal in total length to within 1.25 
mm and as symmetrical as possible. (10 points)Asymmetrical and unequal length traces in the differential pairs 
contribute to common mode noise. If a choice has to be made between matching lengths and fixing symmetry, more emphasis 
should be placed on fixing symmetry. Common mode noise can degrade the receive circuit’s performance and contribute to 
radiated emissions.  
PCB‐012  Differential pairs routing rules: (10 points)
• Do not route a pair of differential traces closer than 2.5 mm to another differential pair.  
• Do not route any other signal traces parallel to the differential traces, and closer than 2.5 mm 
to the differential traces (7.5 mm is recommended).  
• Keep maximum separation within differential pairs to 0.2 mm.  
• For high‐speed signals, the number of corners and vias should be kept to a minimum. If a 90° 
bend is required, it is recommended to use two 45° bends instead.  
• Traces should be routed away from board edges by a distance greater than of 1mm  
• Do not route differential pairs over splits in the associated reference plane as it may cause 
discontinuity in impedances.  
PCB‐013  Additional routing rules: (15 points)
• Do not route traces and vias under crystals or oscillators. This will prevent coupling to or from 
the clock. And as a general rule, place traces from clocks and drives at a minimum distance 
from apertures by a distance that is greater than the largest aperture dimension; 
• To maintain best signal integrity, keep digital signals far away from the analog traces (at least 
2.5 mm) of the differential pairs. If a ground plane cannot separate digital signals on other 
board layers, they should be routed perpendicular to the differential pairs.  
• If possible, maintain a gap of 2.5 mm between all differential pairs (Ethernet) and other nets, 
but group associated differential pairs together.  
Page | 3  
 
 •
Physically group together all components associated with one clock trace to reduce trace 
length and radiation.  
• Isolate I/O signals from high‐speed signals to minimize crosstalk, which can increase EMI 
emission and susceptibility to EMI from other signals.  
• Avoid routing high‐speed LAN traces near other high‐frequency signals. 
PCB‐014  Power and ground planes rules: (15 points)
• Route traces over a continuous plane with no interruptions. Do not route over a split power or 
ground plane. If there are vacant areas on a ground or power plane, avoid routing signals over 
the vacant area. This will increase inductance and EMI radiation levels.  
• Separate noisy digital grounds from analog grounds to reduce coupling. Noisy digital grounds 
may affect sensitive DC subsystems, however, in most designs one ground plane is sufficient 
for the analog and digital grounds. 
• All ground vias should be connected to every ground plane; and every power via should be 
connected to all power planes at equal potential. This helps reduce circuit inductance.  
• Physically locate grounds between a signal path and its return minimizing the loop area.  
• The ground plane beneath the magnetics module should be split (minimum 0.25 mm gap). The 
RJ45 connector side of the transformer module should have chassis ground beneath it.  
Good grounding requires minimizing inductance levels in the interconnections and keeping ground returns short, signal loop areas 
small, and power inputs bypassed to signal return, will significantly reduce EMI radiation.  
PCB‐015  For each MAX6675 circuit provide a large ground plane (at least 5 mm x 7 mm) to improve the 
temperature measurement accuracy. (4 points) 
PCB‐016  The two differential pairs of are terminated with 49.9 Ω (1% tolerance) resistors, placed near the 
Ethernet controller. One resistor connects to the differential+ signal trace and another resistor 
connects to the differential‐ signal trace. The opposite ends of the resistors connect together and to 
ground through a single 0.1μF capacitor. The capacitor should be placed as close as possible to the 49.9 
ohm resistors, using a wide trace (0.5 mm width).(4 points) 
PCB‐017  Traces between decoupling and I/O filter capacitors should be as short (maximum 2.5 mm) and wide as 
practical. Vias to the decoupling capacitors should be sufficiently large in diameter (minimum 0.6 mm) 
to decrease series inductance. (6 points) 
PCB‐018  Traces between crystals/oscillators and corresponding load capacitors should be as short (maximum 
2.5 mm) as possible. A local ground plane should be provided for each crystals/oscillators circuitry. (10 
points) 
PCB‐019  High current traces (IC2 and IC3 circuitry) should have at least 1.5 mm width. (8 points) 

6 Test specifications (6 points)

TST‐001  Test pads (having 1mm copper diameter) should be placed on the bottom layer of the PCB, for all the 
labeled signals. Test pads should be placed on a 2 mm grid. (2 points) 
TST‐002  Must be introduced a number of 4 global fiducial markers, having circular shape (4 points) 

7 Fabrication specifications (6 points)

FAB‐001  The necessary fabrication files (in extended Gerber format) should be provided. (2 points) 
FAB‐002  Pick‐and‐place file for all SMT components must be generated.  (2 points)
FAB‐003  A list of testpoint co‐ordinates should be created, as a text file. (2 points)
 
Total: 250 points. 
 
Nr. 
Part  Value  Device  Package  Description 
Crt. 

1  C1, C2, C6, C12, C13  100nF  C‐EUC0603K  C0603K  CAPACITOR, European 

2  C3, C4, C5, C7, C8, C10, C16, C18  10uF  C‐EUC1206K  C1206K  CAPACITOR, European 
3  C9  150pF  C‐EUC0805K  C0805K  CAPACITOR, European 
4  C11, C17  2uF  CPOL‐USE5‐8.5  E5‐8,5  POLARIZED CAPACITOR 
5  C14, C15, C22, C23  22pF  C‐EUC0805  C0805  CAPACITOR, European 
6  C19  150pF  C‐EUC0603K  C0603K  CAPACITOR, European 
7  C20, C21  18pF  C‐EUC0805K  C0805K  CAPACITOR, European 
8  D1  1N5819  1N821  DO35Z10  Reference DIODE 

Page | 4  
 
 9  D2  GF1  GF1  SMA‐DO214AC  DIODE 
10  ENC28J60  ENC28J60‐SO  ENC28J60‐SO  SO28W  Microchip 10Mbit Et 
11  IC1  TQFP44  PIC24F32KA304  TQFP44  PIC24F32KA304 
12  IC2  MC34063‐DIL  MC34063‐DIL  DIL08  DC/DC converter MC3 
13  IC3  REG1117  REG1117  SOT223  800mA and 1A LDO 
14  J1  POWER  POWER_JACKPTH  POWER_JACK_PTH  Power Jack 
15  JP1  2 pin header  PINHD‐1X5  1X05  PIN HEADER 
16  L1  1mH  WE‐MI_0603  L0603  SMD Multilayer Inductor 
17  L2, L3, L4, L5  10uH  WE‐MI_0603  L0603  SMD Multilayer Inductor 
18  L6, L8  330uH  BS11  BS11  INDUCTOR 
19  L7  200uH  WE‐MI_0603  L0603  SMD Multilayer Inductor 
20  OK1  PC817  PC817  DIL04  SHARP OPTO COUPLER 
21  Q1  40Mhz  CRYSTALTC38H  TC38H  CRYSTAL 
22  Q2  80Mhz  CRYSTALCTS406  CTS406  CRYSTAL 
23  R1  5K  R‐EU_M1206  M1206  RESISTOR, European 
24  R2, R6  200R  R‐EU_M1206  M1206  RESISTOR, European 
25  R3  330mR  R‐EU_M1206  M1206  RESISTOR, European 
26  R4  16K  R‐EU_M1206  M1206  RESISTOR, European 
27  R5, R12, R13, R14, R40  10K  R‐EU_M1206  M1206  RESISTOR, European 
28  R7, R8, R9, R10  49R9  R‐EU_M1206  M1206  RESISTOR, European 
29  R11  2K  R‐EU_M1206  M1206  RESISTOR, European 
R15, R16, R17, R19, R21, R23, R27, 
30  150  R‐EU_M1206  M1206  RESISTOR, European 
R29, R31, R33, R35, R37 
31  R39  1K  R‐EU_M1206  M1206  RESISTOR, European 
32  RJ2  MAIN_HR911  MAIN_HR911105A  MAIN_HR911105A  RJ45 connector 
33  U$1, U$2, U$3, U$4  MAX6675  MAX6675  SO08‐MAX6675  TH IC 
34  X1.. X17  2 pole  W237‐102  W237‐102  WAGO SCREW CLAMP 
35  Y1  500kHz  CRYSTALHC49US  HC49US  Crystals 
 
Table 1. BOM for IOT Device. 

Page | 5