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Announcements

• Homework 7 due Friday in class.
• Design project posted: LED driver with XOR 
input.
• Office hours today W 2‐3pm, Th 1‐2pm in 
EE218.

EE 331 Spr 2014 Microelectronic Circuit Design © UW EE Chen/Dunham


Dynamic Power Dissipation
• Each cycle, the load C is charged (from 
VDD) and discharged (to ground).
• Thus, the energy dissipated per cycle is: 

∆ ≅ 2

• Dynamic power dissipation is:
∆ ≅ 2

• Energy stored in C is  2/2, so half 

the energy is dissipated each half‐cycle

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Inverter Comparison
• To get same VL, same load current 
when vo=VL.
• For fast switching (and best VTC), 
want maximum pull‐up (load) 
current.
– PMOS > Depletion > R > Linear > 
Saturation
– Body effect degrades Depl, Lin, Sat

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PMOS Logic
• PMOS logic is just like NMOS logic, except polarities are reversed.
• Could replace (‐2.5V, 0V) with (0V, 2.5V), B at 2.5 V.

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EE 331 Devices and Circuits I

Chapter 7
CMOS Logic Design

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CMOS Technology
• NMOS microprocessors dissipates too much 
static power
• CMOS solves the power dissipation problem 
and dominates digital IC design today
• CMOS: Complementary MOS
– Needs both PMOS and NMOS transistors to be 
built in the substrate
– Increase of process complexity, more area, higher 
cost

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CMOS Technology
• PMOS and NMOS fabricated on the same wafer
• “n‐well” implantation needed
• Diode between N/P MOS body terminals reverse biased

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CMOS Connections
• VDD connected to Source of PMOS
• VSS connected to Source of NMOS
• Both gates are connected to input
• Both drains are connected as output
• Bodies are connected to their 
respective sources
– No body effect!

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CMOS Inverter static behavior

High,  Low Low,  High


• (High), MN on, MP off,  0 (Low) 
• 0 (Low), MN off, MP on,  (High) 
• 0 for both cases: No static power dissipation!
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CMOS Voltage Transfer Characteristics
• Region 1: 
, 
MN off, 
• Region 5: 
, 
MP off, 

Symmetrical CMOS Inverter (Kp = Kn)
EE 331 Spr 2014 Microelectronic Circuit Design © UW EE Chen/Dunham
CMOS Voltage Transfer Characteristics

• Region 2: 
MN saturated, MP triode
• Region 3: 
MN saturated, MP saturated
• Boundary between 2‐3:
⇒
0.6

Symmetrical CMOS Inverter (Kp = Kn)
EE 331 Spr 2014 Microelectronic Circuit Design © UW EE Chen/Dunham
CMOS Voltage Transfer Characteristics

• Region 4: 
MP saturated, MN triode
• Region 3: 
MP saturated, MN saturated
• Boundary between 3‐4:
⇒
0.6

Symmetrical CMOS Inverter (Kp = Kn)
EE 331 Spr 2014 Microelectronic Circuit Design © UW EE Chen/Dunham
CMOS Voltage Transfer Characteristics

• For CMOS
– VH = VDD, VL = 0.
– V = VH – VL = VDD
• For symmetrical design 
(Kp = Kn): 
– Transition between VH
and VL centered at VI = 
VDD /2

Symmetrical CMOS Inverter (Kp = Kn)
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VTC of symmetrical CMOS inverter

• If Kn = Kp, transition 
between VH and VL
centered at VI = VDD /2

2.5 ⇒ 2.5

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VTC of asymmetrical CMOS inverter

• If Kn  Kp, transition 
between VH and VL
shifts from VDD /2
• Define KR = Kn / Kp
• KR > 1, transition 
shifts to left
• KR < 1, transition 
shifts to right

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