![VHDL
VHDL[1] 回路設計用 記述言語 一種 EDA分野 標
準 一 主 論理回路 設計 特 FPGA ASIC 設計 使 規格 存在
IEEE 1076-2008
http://ja.wikipedia.org/wiki/VHDL](https://image.slidesharecdn.com/fpga150428a-150427202241-conversion-gate01/85/Introduction-of-FPGA-12-320.jpg)
![add0A0
B0
S0
add1A1
B1
S1
add2A2
B2
S2
add3A3
B3
S3
Cout
Cout
Cout
module add4(input A0,A1,A2,A3,B0,B1,B2,B4,
output S0,S1,S2,S3,C3);
add add0(A0,B0,0,S0,C0);
add add1(A1,B1,C0,S1,C1);
add add2(A2,A2,C1,S2,C2);
add add3(A3,A3,C2,S3,C3);
endmodule
4bit full adder
module add(input A,B,Cin,output S,Cout );
assign t = A^B;
assign S = t^Cin;
assign Cout = (t&Cin)|(A&B);
endmodule
module add4(input [3:0]A,input [3:0]B,
output[4:0]S);
assign S = A+B;
endmodule](https://image.slidesharecdn.com/fpga150428a-150427202241-conversion-gate01/85/Introduction-of-FPGA-15-320.jpg)
![Demonstrations (altera CPLD MAX II)
http://optimize.ath.cx/max2/index.htm
l
module rc_counter(output OUT1,output OUT2);
reg [19:0] counter;
assign OUT1 = counter[19];
assign OUT2 = osc;
assign oscen=1;
rc_osc rc_osc(oscen,osc); // use IP core
always @(posedge osc) counter[19:0] = counter[19:0]
+ 1;
endmodule](https://image.slidesharecdn.com/fpga150428a-150427202241-conversion-gate01/85/Introduction-of-FPGA-29-320.jpg)
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