Shinichi Awamoto Bachelor Thesis
- 5. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache 待機スレッド ロックスレッド release ①同一タイル上の場合 キャッシュ上でロックの 解放と確保 acquire 5
- 6. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache ②異なるタイル上の場合 メインメモリを経由 →遅延大 ロックスレッド タイル コアコア L2 cache L1 cache L1 cache 待機スレッド release acquire 6
- 7. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache ロックスレッド タイル コアコア L2 cache L1 cache L1 cache 待機スレッド 待機スレッド ✖ 高コスト ◎ 低コスト 同一タイル内でのロックの解放、 確保がロックコストを低減 7
- 8. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache ロックスレッド タイル コアコア L2 cache L1 cache L1 cache 待機スレッド 待機スレッド 待機スレッド 待機スレッド 待機スレッド 「階層ロック」 タイル内に待機スレッド存在時は それらのスレッドがロック獲得 8 Radovic, 2003, HPCA '03 Luchangco, 2006, Euro-Par'06 Chabbi, 2015, SIGPLAN Not.
- 9. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache ロックスレッド タイル コアコア L2 cache L1 cache L1 cache 待機スレッド 待機スレッド 待機スレッド 待機スレッド 待機スレッド 「階層ロック」 タイル内の待機スレッド処理後は 別のタイルがロック獲得 9 Radovic, 2003, HPCA '03 Luchangco, 2006, Euro-Par'06 Chabbi, 2015, SIGPLAN Not.
- 10. メッシュタイル構造のメニーコア タイル DDR Memoryコアコア L2 cache L1 cache L1 cache ロックスレッド タイル コアコア L2 cache L1 cache L1 cache 待機スレッド 待機スレッド 待機スレッド 待機スレッド 待機スレッド タイル間 ロック タイル内 ロック タイル内 ロック タイル内 ロック 10
- 11. 関連研究 Simple test-and-set busy loop TTS Ticket TTS with exp backoff Anderson CLH MCS HCLH busy wait on cache fairness backoff array based queue basedhierarchical Rudolph et al,1984 SIGARCH Comput. Archit. News Reed et al, 1979 Commun. ACM Anderson, 1990 IEEE Transactions on Parallel and Distributed Systems Anderson, 1990 IEEE Transactions on Parallel and Distributed Systems Craig et al, 1993 Building FIFO and Priority-Queuing Spin Locks from Atomic Swap Mellor-Clummey et al, 1991 Luchangco, 2006 Proceedings of the 12th International Conference on Parallel Processing 11
- 24. 評価 workload A loop { lock_acquire(); lock_release(); } workload B loop { lock_acquire(); memcpy(local, global, N); lock_release(); calc(); // O(N2 ) } ２つのワークロードを用意 24
- 25. 評価 workload A loop { lock_acquire(); lock_release(); } workload B loop { lock_acquire(); memcpy(local, global, N); lock_release(); calc(); // O(N2 ) } ２つのワークロードを用意 lock性能測定 現実の計算アプリケーション を模倣 ロック確保間隔と性能の 関係性の評価 ※全てのスレッドにおける各ループのイテレーションの合計が事前に定めた定数値に達す るまでの時間を計測し、この試行を20回行った平均が最終的な実験データ 25
- 26. 評価環境 Intel Xeon Phi 7210（256スレッド、96GB DDR4メモリ） Knights Landing: Second-Generation Intel Xeon Phi Product, IEEE Micro, 2016 ● 各ハードウェアスレッドに一つのソフトウェアスレッドをマッピング ● スレッド数を変化させる実験では、使用しないスレッドは mwait命令を使用してC1 stateに設定 ○ メモリバスの通信を抑え、正確な実験データを得るため ● 実行前にCLFLUSH命令でキャッシュクリア済み 26
- 29. 考察 １. タイル間ロックが高速なロックとタイル内ロックが高速なロック を組み合わせる事で、スピンロックの性能が向上 ○ ワークロードによっては既存手法よりも最大25%高速 ○ 競合がある程度生じており、同一タイル内に複数のロック獲得待ちス レッドが存在する状態が理想 ２. 一方、タイル内にロック獲得待ちスレッドが一つしか存在しない ような状況では性能が劣化 ○ 二回ロックを取る必要があるため 29
- 30. 結論 ● タイル構造のメニーコアアーキテクチャにおける不均一なロッ クコストを、独自に設計した階層ロックアルゴリズムを用いる事 で改善し、性能を最大25%高速化 ● 今後の課題 ○ タイル内に待機スレッドが存在しない状況では、二段階のロックを取得 する手間を一段階に省略する事で、多様なワークロードに対応 30